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文档简介

1、mealy型module mealy(clock,l,p,state);input clock,l;output p,state;reg p;reg state;parameter high=1b1, low=1b0;initialbeginstate=low;p=0;end always(posedge clock)case (state)low:if(!l)beginstate=low;p=0;endelse beginstate=high;p=1; endhigh:if(!l)beginstate=low;p=0;endelse beginstate=high;p=0;enddefaul

2、t:beginstate=low;p=0;endendcaseendmodulemealy型测试模块：includef:/verilog_homework/exercise_2/mealy/mealy.vmodule mealy_test;reg clk,l;wire q;wire state;initialclk=0;always#10 clk=clk;initialbegin l=1b0;#20 l=1b1;#15 l=1b0;#40 l=1b1;endinitial #120 $finish; mealy m(.l(l),.clock(clk),.p(q),.state(state);e

3、ndmodule测试波形：moore型：verilog编程module moore(clock,state,in,p);input in,clock;output1:0 state;output p;reg 1:0 state;assign p=state0&state1;parameter ll=2b00, lh=2b01, hh=2b11; always(posedge clock)case(state)ll:if(!in) state=ll; elsestate=lh;lh:if(!in)state=ll;elsestate=hh;hh:if(!in)state=ll;elsestate=hh;default:state=ll; endcaseendmodule电路图moore测试模块：includef:/verilog_homework/exercise_2/moore/moore.vmodule test_moore;reg clk,in;wire1:0 state;wire p;initialclk=1b0;always#10 clk=clk;initialbeginin=0;#10 in=1b0;#13 in=1b1;#18 in=1b1;#18 in=1b1;#25 in=1b0;#13 in=1b1;endinitial#100 $finish;

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