实验九十组合逻辑电路实现综述

1、SUIX YAPr-SF：N UNIVERSITYSUN YAT-SEN UNIVERSITY院（系）信息科学与技术学院专业 计算机类实验报告学号实验人审批实验题目：组合逻辑电路实现20155 月23 日第1页，共10页、实验目的:1掌握verilog语法，实现组合逻辑电路。 2进一步理解逻辑电路的实现。、实验仪器及器件:计算机，ISE软件。三、实验要求:1熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别。2实现与非门（74LS00和74LS20），与异或门（74LS86）。3实现选择器（74LS151 ）和 译码器（74LS138）四、实验原理：1实现与非门（74LS00和7

2、4LS20），与异或门（74LS86）。74LS00为四组2输入端与非门，逻辑图如下:111iti11 1卩4 1* rXJ时I勺捕M黠中山大學SUN YAT-SEN UNIVERSITYSUN YAT-SEN UNIVERSITY院（系）信息科学与技术学院学号审批专业 计算机类实验人实验题目：组合逻辑电路实现2015 年5 月 23日74LS86为四组2输入端异或门，逻辑图如下:|*WB3iaiiiaJ3匚1da)I3匚I匚i911 AS 022 ONO2实现选择器（74LS151 ）和 译码器（74LS138）74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为CA，按二进制

3、译码，从8个输入数据DOD7中，选择一个需要的数据送到输出端 丫，G为使能端，低电平有效。引脚排列图如 下：DATA INFUTSDATA StLECT口41 DS t)* D7ABC1514nI 11C12345-67leD3 M DI DO TW STfiDBE GDDATA INPUTSOUTPUT S74LS138为3线8线译码器，其主 要电特性的典型值如下：当一个选通端（G1）为高电平，另两个选通端（/（G2A）和/（G2B）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的 输出端以低电平译出。利用G1、/（G2A）和/（G2B）可级联扩展成24线译码器；若外接一个反相器

4、 还可级联扩展成32线译码器。 若将选通端中的一个作为数据输入端时，138还可作数据分配器。 引脚图如下：|mnVI,1 *i2卜ii11?i-i3V1A I C (H UK 1 IT on WW mmiw屯SUN YAT-SEN UNIVERSITY院（系）信息科学与技术学院学号审批专业 计算机类实验人实验题目：组合逻辑电路实现2015 年5 月 23日五、预习报告：74LS00为四组2输入端与非门，设两个输入分别为 A1,B1，输出为C1。列出真值表如下:A1B1C1001011101110所以，可得程序代码为：assign C1=（A1 &B1）;同理74LS20为两组4输入端与非门，设

5、四个输入为A1,B1,C1,D1。输出为 OUT1。只有当A1,B1,C1,D1都为高电平是，0UT1才会输出低电平。74LS86为四组2输入端异或门，设两个输入为 A1,B1，输出为OUT。列出真值表如下：A1B1C100001110111074LS151为互补输出的8选1数据选择器，选择控制端（地址端）为 CA，按二进制译码，从8个 输入数据D0D7中，选择一个需要的数据送到输出端 丫，G为使能端，低电平有效。设输入为D0 D7，控制端S0,S1,S2 G为使能端。输出丫与_Y。列出真值表如下：GS2S1S0I0I1I2I3I4I5I6I7丫丫1XXXXXX 1X 1X 1X 1X 1X1

6、000000XXXXXXX100001X0XXXXXX100010XX0XXXXX100011XXX0XXXX100100XXXX0XXX100101XXXXX0XX100110XXXXXX0X100111XXXXXXX010第3页，共10页中山大學SVK YAI-SF：M UNIVERSITYSUN YAT-SEN UNIVERSITY院（系）信息科学与技术学院学号审批专业 计算机类实验人实验题目：组合逻辑电路实现2015 年5 月 23日74LS138为3线8线译码器。设输入为 A, B, C, G1, _G2A,_G2B;输出为_丫0_丫7。真值表如 下：G1_G 2A_G2BABCY0

7、Y1Y2Y3Y4Y5Y6Y70XXXX 1X 111111111X1XXX 1X 111111111XX1XXX1111111110000 :0 :0111111110000 11 1101111111000101101111110001 :1 :1110111110010 10 1111101111001011111101110011 :0 :1111110110011111111110六、实验报告1熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在 module和endmodule两个语句之间。 每个模块实现特定

8、的功能。模块是可以进行层次嵌套的。正因为如此，才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能，最后通过顶层模块调用子模块来实现整体功能。每个模块要 进行端口定义，并说明输入输出口，然后对模块的功能进行行为逻辑描述。Verilog HDL程序的书写格式 自由,一行可以写几个语句，一个语句也可以分写多行。除了 en dmodule语句外，每个语句和数据定义的 最后必须有分号。可以用/*/和/对Verilog HDL程序的任何部分作注释。一个好的，有使用价 值的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。硬件描述语言和其他编程语言的区别：首先说VHDL :它是描述电路的计

9、算机工具，早期的CPLD 等器件是基于与-或阵列的，更容易说明这点，VHDL是描述电路行为的，当下载到器件后，它就是 具体的电路，这个电路全由与-或阵列组成。后期的FPGA也一样，只是它是基于查找表的。再说 C 语言：我们可以认为它是用于控制特定电路的工作。我们都知道可以C编程的控制器都有程序存储器，它里面就存放了 C编译后的二进制代码。而VHDL里下载后根本就不需要这个存放程序的地方。2 实现 74LS00首先，我打开ISE软件，新建一个project命名为LS00。之后新建一个 Source,在，Define Module 中，选择Verilog Module，接下来配置两个输入端为 A1

10、，B1，一个输出端为C1。接下来开始编写程院(系)信息科学与技术学院学号专业 计算机类实验人实验题目：组合逻辑电路实现2015 年SUN YAT-SEN UNIVERSITY审批5 月23 日序。显然，要实现二输入的与非门，首先要将 A1 , B1取与，之后再取非。所以，我很容易得到代码如 下：module s00(in put A1, in put B1,output C1 );assign C1= (A1 &B1); en dmodule接下来开始测试，新建一个Source,在，Define Module中，选择Verilog Test Fixture,分别赋予A1,B1 四组不同的高低电

11、平依次为00 01 10 11。之后进行测试，得到波形图如下：Value11oA10011B10101C11110通过波形图，我列出图表如右表所示。与我所想要的真值表一致。所以该代码符合实验要求。3 实现 74LS20首先，我打开ISE软件，新建一个project命名为LS20。之后新建一个 Source,在，Define Module 中，选择Verilog Module，接下来配置四个输入端为 A1，B1，C1，D1，一个输出端为OUT1。接下 来开始编写程序。显然，要实现四输入的与非门，首先要将A1，B1，C1, D1取与，之后再取非。所以，我很容易得到代码如下：module s20(i

12、n put A1,in put B1,in put C1,in put D1,output OUT1);SUN YAT-SEN UNIVERSITY院(系)信息科学与技术学院学号审批专业 计算机类实验人实验题目：组合逻辑电路实现 assign OUT1=(A1 &B1 &C1&D1);2015 年5 月 23日en dmodule接下来开始测试，新建一个Source,在，Define Module中，选择Verilog Test Fixture,分别赋予A1,B1 ,C1Q116组不同的高低电平依次为 0000、0001、0010、0011、0100、0101、0110、0111、1000、1

13、001、 1010、1011、1100 1101、1110 1111。之后进行测试，得到波形图如下：观察波形图，显然，只有当 A1,B1,C1,D1都为高电平是，OUT1才会输出低电平，实现了四输入与 非门的功能。所以该代码符合实验要求。4 实现 74LS86首先，我打开ISE软件，新建一个project命名为LS86。之后新建一个 Source,在，Define Module 中，选择Verilog Module，接下来配置2个输入端为A1，B1，一个输出端为OUT。接下来开始编写 程序。显然，要实现2输入的异或门，我只需要利用符号 八就可以实现。所以，我很容易得到代码如下： module

14、ls86(in put A1,in put B1,output OUT)；assig n OUT=AMB1;en dmodule接下来开始测试，新建一个Source,在，Define Module中，选择Verilog Test Fixture,分别赋予A1,B1 四组不同的高低电平依次为00 01 10 11。之后进行测试，得到波形图如下：A10011B10101C10110第7页，共10页中山大學SUN YAT-SEN UNIVERSITYSUN YAT-SEN UNIVERSITY院（系）信息科学与技术学院学 号审批2015 年 5 月23 日专 业计算机类实验人 实验题目：组合逻辑电路

15、实现NameVaiPrei i i i i i i i2W ns.iiii1iiiili Al14 Bl1ft OUT110通过波形图，我列出图表如右表所示。与我所想要的真值表一致。所以该代码符合实验要求。5 实现 74LS151首先，我打开ISE软件，新建一个project命名为LS151。之后新建一个 Source,在，Define Module 中，选择Verilog Module，接下来配置输入为D0D7,控制端S0,S1,S2 G为使能端。输出丫与_Y。根据书本。我输入如下代码：module Is151(input D0,i nput D1, in put D2, i nput D3

16、, i nput D4,i nput D5,i nput D6, in put D7, in put S0, i nput S1,i nput S2,i nput E,output Z,output _Z)；assig n Z=(E )&(D0&( S0 )&( S1)&( S2)|(D1 &(S0)&( S1)&( S2)|(D2&( S0 )&( S1)&( S2)|(D3&(S0)&( S1)&(S2)|(D 4&(S0)&(S1)&(S2)|(D5&( S0)&(S1)&(S2)|(D6&(S0)&(S1)&(S2)| (D7&(S0)&(S1)&(S2);assig n _Z=Z;e

17、n dmodule接下来开始测试，新建一个Source实验报告SUN YAT-SEN UNIVERSITY 院(系) 专业信息科学与技术学院 计算机类学号实验人审批实验题目：组合逻辑电路实现5 月23 日年2015分析:当使能端E为高电平时，不管其他输入如何，输出 丫都是低电平 当使能端E为低电平时。当S2 S1 S0为0 0 0时，输出D0的电平状态。S2 S1 S0为0 0 1时，输出D1的电平状态。S2 S1 S0为1 1 0时，输出D6的电平状态。S2 S1 S0为1 1 1时，输出D7的电平状态。这符合74LS151的功能要求。所以该代码符合实验要求。6 实现 74LS138首先，我

18、打开ISE软件，新建一个project命名为LS138。之后新建一个 Source,在，Define Module 中，选择 Verilog Module，接下来配置输入为 A，B，C，G1, _G2A,_G2B ;输出为_丫0_丫7。接下 来开始编写程序。根据书本。我输入如下代码：assig n _Y0=(G1 &( _G2A)&( _G2B )&(A )&(B)&(C);assign _Y1= (G1 &(_G2A )&(_G2B )&(A )&(B)&( C);assign _Y2=(G1 &(_G2A )&(_G2B )&(A )&(B)&(C); assign _Y3=(G1 &(_

19、G2A)&(_G2B)&(A )&(B)&( C);院（系）信息科学与技术学院学号审批专业 计算机类实验人实验题目：组合逻辑电路实现2015 年5 月 23日中山大學SVK YAI-SF：M UNIVERSITYSUN YAT-SEN UNIVERSITYassign _Y4=(G1 &(_G2A)&(_G2B)&(A)&(B)&(C); assign _Y5=(G1 &( _G2A )&(_G2B)&(A)&(B )&(C);assign _Y6=(G1 &( _G2A )&(_G2B)&(A)&(B)&(C); assign _Y7=(G1 &( _G2A)&( _G2B )&(A)&(B)&( C);接下来开始测试，新建一