第六章MOS存储器

1、微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 1 第六章第六章 MOS存储器存储器 存储器是各种处理器的主要存储部存储器是各种处理器的主要存储部 件，并广泛应用于件，并广泛应用于SoC及其它电子设备及其它电子设备 中，按功能可分为只读存储器（中，按功能可分为只读存储器（ROM） 和随机存取存储器（和随机存取存储器（RAM）两大类，分）两大类，分 别用作固定数据存储和临时数据缓存。别用作固定数据存储和临时数据缓存。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 2 6-1 存储器的结构存储器的结构 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 3

2、思考题思考题 1. 存储器一般由哪几部分组成存储器一般由哪几部分组成？ 2.设计译码电路时应注意什么问题？设计译码电路时应注意什么问题？ 3.多级译码电路有什么优点？多级译码电路有什么优点？ ？ 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 4 6.1.1 存储器的结构图存储器的结构图 读写控制读写控制 列译码器列译码器 输入输入/输出输出 ( N M ) 控制控制 信号信号 数数 据据 m位位 列地址列地址 n 位位 行行 地地 址址 行译码器行译码器 存储体存储体 各种各种 存储器都存储器都 有各自的有各自的 特点，但特点，但 它们的结它们的结 构大体上构大体上 是一致的。

3、是一致的。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 5 6.1.2 存储体存储体 存储体是由若干个存储单元组存储体是由若干个存储单元组 成的阵列，若字数为成的阵列，若字数为N，每个字的，每个字的 位数为位数为M，则表示为，则表示为 N M （与行（与行 数和列数可能有差别，行数数和列数可能有差别，行数 N， 列数列数 M，行数行数 列数列数=N M ）。 不同类别存储器有不同的存储单元，但是不同类别存储器有不同的存储单元，但是 有共同的特点：有共同的特点： 每个存储单元有两个相对稳定的状态，分每个存储单元有两个相对稳定的状态，分 别代表二进制信息别代表二进制信息“0”和和

4、“1”。 (N M ) 存储体存储体 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 6 6.1.3 地址地址译码器译码器 m位位 列地址列地址 列译码器列译码器 n 位位 行行 地地 址址 行译码器行译码器 ( N M ) 存储体存储体 存储体中的每存储体中的每 个存储单元都有自个存储单元都有自 己唯一的地址（行、己唯一的地址（行、 列），列），地址地址译码器译码器 就是将地址信号译就是将地址信号译 成具体的选择地址。成具体的选择地址。 一般将地址一般将地址 信信号分为行地址信号和列地址信号，因此地址译号分为行地址信号和列地址信号，因此地址译 码器分为行地址译码器和列地址译码器

5、。码器分为行地址译码器和列地址译码器。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 7 6.1.4 行地址行地址译码器译码器 1.基本原理基本原理 行译码器电路的行译码器电路的 输入是来源于地址缓输入是来源于地址缓 冲器的冲器的N位二进制地位二进制地 址，址，首先产生具有合首先产生具有合 适驱动能力的正反地适驱动能力的正反地 址信号，址信号，然后通过编然后通过编 码电路译成对应存储码电路译成对应存储 体每一行的地址信号体每一行的地址信号 （一般称为字线）（一般称为字线）。 A2A1A0A3 字字 线线 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 8 6.1.

6、4 行地址行地址译码器译码器 2.多级译码技术多级译码技术 对于大容量存储对于大容量存储 器通常选择器通常选择二级二级 译码技术，译码技术，即将即将 地址信号先分组地址信号先分组 译码（译码（2-4译码、译码、 3-8译码），再译码），再 采用集中编码，采用集中编码， 可以有效地提高可以有效地提高 译码速度。译码速度。 A2A1A0 3-8译码译码 L7 L6 L5 L4 L3 L2 L1 L0 A3A4 2-4译码译码 H3 H2 H1 H0 L0 H0 L1 H0 L7 H3 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 9 6.1.4 行地址行地址译码器译码器 3.地址同

7、步控制地址同步控制 由于地址信号由于地址信号 到达时间不一致，到达时间不一致， 易引起字线的波动，易引起字线的波动， 造成读写错误和功造成读写错误和功 耗增加等现象。为耗增加等现象。为 了防止此现象发生，了防止此现象发生， 可加一地址输入使可加一地址输入使 能信号控制。能信号控制。 A2A1A0 En 字字 线线 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 10 6.1.4 行地址行地址译码器译码器 4.电路优化设计电路优化设计 相邻两个与相邻两个与 非门的输入只有非门的输入只有 一个不同且反相一个不同且反相 的信号，因此可的信号，因此可 以将这两个与非以将这两个与非 门电路

8、和并优化，门电路和并优化， 简化电路，缩小简化电路，缩小 芯片面积。芯片面积。 VDD A B F C D A B C D 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 11 6.1.5 列地址列地址译码器译码器 1.基本原理基本原理 列译码器的输入列译码器的输入 是来源于地址缓冲器是来源于地址缓冲器 的的M位二进制地址，位二进制地址， 一般先产生具有合适一般先产生具有合适 驱动能力的正反地址驱动能力的正反地址 信号，信号，再通过树状开再通过树状开 关选择电路构成对应关选择电路构成对应 存储体每一列（位线）存储体每一列（位线） 的地址信号组合。的地址信号组合。 Di 位线位线

9、微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 12 6.1.5 列地址列地址译码器译码器 2.开关树的设计开关树的设计 对于大容量存储器通常用四选一和二选对于大容量存储器通常用四选一和二选 一的组合，以避免开关树的层次过多而影响一的组合，以避免开关树的层次过多而影响 速度。速度。CMOS开关树性能较好。开关树性能较好。 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 四选四选 一一 二选二选 一一 列地址选择信号列地址选择信号 微电子教研中心微电子教研中心集成电路设计原理集成电路设计

10、原理 13 6.1.6 读写控制及输入输出电路读写控制及输入输出电路 读写控制电路是对存储器读操作和写操读写控制电路是对存储器读操作和写操 作时序上的控制，主要包括地址译码器和数作时序上的控制，主要包括地址译码器和数 据输入输出电路的控制。据输入输出电路的控制。 输入输出电路是在控制电路的控制下，输入输出电路是在控制电路的控制下， 将数据写入译码器指定地址的存储单元中或将数据写入译码器指定地址的存储单元中或 将指定地址存储单元中的数据输出。将指定地址存储单元中的数据输出。 不同的存储器有不同的读写控制及输入不同的存储器有不同的读写控制及输入 输出电路，具体电路根据存储器的类别和具输出电路，具体

11、电路根据存储器的类别和具 体要求而定。体要求而定。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 14 6-2 Mask ROM Mask ROM（掩膜编程只读存储器（掩膜编程只读存储器 Mask Read-Only Memory） 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 15 思考题思考题 1. Mask ROM 的特点是什么的特点是什么？ 2. Mask ROM是如何存储信息是如何存储信息“0”和信和信 息息“1”的的 ？ 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 16 6.2.1 Mask ROM的特点的特点 Mask ROM由用

12、户提供码点数据由用户提供码点数据 （要存储的固定数据），由芯片设计（要存储的固定数据），由芯片设计 者设计版图，由生产厂家制版、流片者设计版图，由生产厂家制版、流片 加工。芯片一旦制成，存储的信息无加工。芯片一旦制成，存储的信息无 法改变，用户使用时只能读出已固化法改变，用户使用时只能读出已固化 的数据，掉电信息也不会丢失。因此，的数据，掉电信息也不会丢失。因此， MASK ROM 只能用来存储固定信息。只能用来存储固定信息。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 17 6.2.2 E/D NMOS或非存储阵列或非存储阵列 Vcc 字字 位位 Word Bit 微电子教

13、研中心微电子教研中心集成电路设计原理集成电路设计原理 18 6.2.3 准准NMOS或非存储阵列或非存储阵列 Vcc 位位 Word Bit 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 19 6.2.4 预充低功耗结构或非存储阵列预充低功耗结构或非存储阵列 Vcc 位位 Word Bit 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 20 6.2.5 预充结构与非存储阵列预充结构与非存储阵列 Vcc 字字 Word 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 21 6.2.6 母片形式的母片形式的与非存储阵列与非存储阵列 微电子教研中心微电子

14、教研中心集成电路设计原理集成电路设计原理 22 6.2.7 与或非存储阵列与或非存储阵列 字字 Word 位位 Bit Vcc 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 23 6.2.8 输出电路输出电路 一般可以采一般可以采 用倒相器、倒相用倒相器、倒相 器链、寄存器，器链、寄存器， 锁存器、触发器锁存器、触发器 等，个数与同时等，个数与同时 输出的位数相同。输出的位数相同。 QD CP 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 24 6.2.8 Mask ROM应用实例应用实例 1. 96字符发生器字符发生器 字符由字符由5 7点阵构成，通过控点阵构

15、成，通过控 制制35个点的明暗来显示字符图形。个点的明暗来显示字符图形。 采用或非存储阵列（采用或非存储阵列（ 96 35） ：每个字：每个字 线上排列线上排列35个单元，对应个单元，对应35个点，即每个字个点，即每个字 有有35位，有位，有MOS管的单元对应亮点。管的单元对应亮点。96个字个字 符对应符对应96条字线，每个字的对应位相接。也条字线，每个字的对应位相接。也 可采用可采用48 70阵列，每个字线对应阵列，每个字线对应2个字符，个字符， 通过列译码分选字符输出。通过列译码分选字符输出。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 25 6.2.8 Mask ROM

16、应用实例应用实例 2.液晶七段数码显示器液晶七段数码显示器 数码数码7段构成，通过控制段构成，通过控制7个个 段的明暗来显示数码图形。段的明暗来显示数码图形。 采用或非存储阵列（采用或非存储阵列（ 10 7） ：每个字线：每个字线 上排列上排列7个单元，对应个单元，对应7个段，即每个字有个段，即每个字有7位，位， 有有MOS管的单元对应亮段。管的单元对应亮段。10个数字符对应个数字符对应 10条字线，每个字的对应位相接。条字线，每个字的对应位相接。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 26 6-3 EPROM EPROM（可擦除可编程（可擦除可编程ROM Erasab

17、le- Programmable Read-Only Memory） 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 27 思考题思考题 1. EPROM 的特点是什么的特点是什么？ 2. EROM是如何存储信息是如何存储信息“0”和信息和信息“1” 的的 ？ 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 28 6.3.1 EPROM的特点的特点 用户可以根据具体需要对用户可以根据具体需要对EPROM存储存储 的信息进行擦除和重写。的信息进行擦除和重写。 擦除是用紫外线或擦除是用紫外线或X射线擦除器对芯片射线擦除器对芯片 进行照射（约进行照射（约30分钟），信息是

18、一次性全部分钟），信息是一次性全部 擦除，不能逐字或部分擦除；擦除，不能逐字或部分擦除； 写入是使用专用编程器进行写入（需要写入是使用专用编程器进行写入（需要 较高的电压），信息写入后掉电不丢失。较高的电压），信息写入后掉电不丢失。 擦除和写入都要脱机进行，即不能在线擦除和写入都要脱机进行，即不能在线 擦除和写入。因此，擦除和写入。因此，EPROM是用来存储相是用来存储相 对固定的信息。对固定的信息。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 29 6.3.2 FAMOS结构存储单元结构存储单元 1.FAMOS 器件结构器件结构 FAMOS管的栅极四周被绝管的栅极四周被绝

19、缘介质包围，是浮空的，所以缘介质包围，是浮空的，所以 称为称为“浮栅浮栅”。 FAMOS管的浮栅上初始状管的浮栅上初始状 态是没有电荷的，处于截止状态是没有电荷的，处于截止状 态，当浮栅上有足够的电荷时，态，当浮栅上有足够的电荷时， 处于导通状态。这两种状态分处于导通状态。这两种状态分 别代表存有别代表存有“0”和和“1”。 Floating-gate Avalance-injection MOS 浮栅雪崩注入浮栅雪崩注入MOS N-sub Si P+P+ S D P沟沟FAMOS 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 30 6.3.2 FAMOS结构存储单元结构存储单

20、元 2.FAMOS浮栅充电原理浮栅充电原理 0V-30V N-sub Si P+P+ SD 漏极加较高的负电压时，漏极加较高的负电压时， 漏区漏区pn结沟道一侧表面的耗结沟道一侧表面的耗 尽层中发生雪崩倍增，由此尽层中发生雪崩倍增，由此 产生的高能电子越过产生的高能电子越过Si-SiO2 界面势垒，并在界面势垒，并在SiO2中电场中电场 作用下进入浮栅，当浮栅带作用下进入浮栅，当浮栅带 上足够多的负电荷时，上足够多的负电荷时，MOS 管处于导通态。管处于导通态。 N-sub Si P+P+ SD 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 31 6.3.2 FAMOS结构存储

21、单元结构存储单元 3.FAMOS存储单元阵列存储单元阵列 X0 Xn-1 Y0Ym-1 VS 每个存储单元每个存储单元 有一个普通有一个普通MOS管管 和一个和一个FAMOS管管 组成。普通组成。普通MOS管管 作为门控管，其栅作为门控管，其栅 极为字线，漏及为极为字线，漏及为 位线，是存储单元位线，是存储单元 数据输入输出端口。数据输入输出端口。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 32 6.3.3 SIMOS结构存储单元结构存储单元 1.SIMOS器件结构器件结构 Stacked-gate Injection MOS 迭栅注入迭栅注入MOS P-sub Si N+

22、N+ N沟沟SIMOS管管 SD G SIMOS管是双层多晶栅结管是双层多晶栅结 构，下层多晶称为构，下层多晶称为“浮栅浮栅”， 上层多晶为控制栅。上层多晶为控制栅。 SIMOS管的浮栅上没有电管的浮栅上没有电 荷时，开启电压较低，当浮栅荷时，开启电压较低，当浮栅 上有负电荷时，开启电压升高。上有负电荷时，开启电压升高。 因而，控制栅接高电平时，就因而，控制栅接高电平时，就 有导通和截止之分，分别代表有导通和截止之分，分别代表 存有存有“0”和和“1”。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 33 6.3.3 SIMOS结构存储单元结构存储单元 2.SIMOS浮栅充电原

23、理浮栅充电原理 P-sub Si N+N+ SD G P-sub Si N+N+ SD G 在漏和源之间加较高的在漏和源之间加较高的 电压，使电子加速，电压，使电子加速，“热电热电 子子”能量超过能量超过SiO2 - Si界面界面 势垒，再借助于控制栅势垒，再借助于控制栅G上上 附加的正电压，电子注入到附加的正电压，电子注入到 浮栅中，浮栅带负电，开启浮栅中，浮栅带负电，开启 电压变高。电压变高。 +V +VVss 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 34 6.3.3 SIMOS结构存储单元结构存储单元 3. SIMOS存储单元阵列存储单元阵列 每个存储单每个存储单

24、元有元有SIMOS管组管组 成。其控制栅极成。其控制栅极 为字线，漏极是为字线，漏极是 存储单元数据输存储单元数据输 入输出端口，为入输出端口，为 位线。位线。 X0 Xn-1 Y0 Ym-1 VS 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 35 6-4 EEPROM EEPROM（电可擦除可编程（电可擦除可编程ROM Electrically Erasable- Programmable Read-Only Memory） 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 36 思考题思考题 1. EEPROM 的特点是什么的特点是什么？ 2. EEROM是如

25、何存储信息是如何存储信息“0”和信息和信息 “1”的的 ？ 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 37 6.4.1 EEPROM的特点的特点 用户可以根据具体需要对用户可以根据具体需要对EEPROM存存 储的信息进行擦除和重写。储的信息进行擦除和重写。 擦除和写入可以在线进行，也可以使用擦除和写入可以在线进行，也可以使用 专用编程器进行。专用编程器进行。 信息可以一次全部擦写，也可以逐字、信息可以一次全部擦写，也可以逐字、 逐位或分区擦写；擦写过程需要较高电压，逐位或分区擦写；擦写过程需要较高电压， 目前一般在片内产生。目前一般在片内产生。 信息写入后掉电不丢失。信息写

26、入后掉电不丢失。 由于由于EEPROM在线擦写速度较慢，一般在线擦写速度较慢，一般 用来存储需要在线更改且相对固定的信息。用来存储需要在线更改且相对固定的信息。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 38 6.4.2 Flotox结构存储单元结构存储单元 1. Flotox 器件结构器件结构 Floating-gate tunnel oxide 浮栅隧道氧化物浮栅隧道氧化物 P-sub Si N+ S D G N+ 埋埋N+ P-sub Si N+ SD G N+埋 埋N+ F F kk 浮栅延长区的下面浮栅延长区的下面 有一个超薄氧区（隧道有一个超薄氧区（隧道 氧化层

27、），超薄氧区下氧化层），超薄氧区下 面是由离子注入形成的面是由离子注入形成的 埋埋N+区，埋区，埋N+区与区与 MOS管的漏区相连，控管的漏区相连，控 制栅覆盖浮栅。制栅覆盖浮栅。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 39 6.4.2 Flotox结构存储单元结构存储单元 2. F-N隧道效应隧道效应 (Fowler-Nordheim) 当隧道氧化层中的当隧道氧化层中的 电场达到电场达到107V/cm以上以上 时，电子可以穿越隧道时，电子可以穿越隧道 氧化层，对浮栅充电或氧化层，对浮栅充电或 使浮栅放电（决定于电使浮栅放电（决定于电 场方向），过程可逆。场方向），过程

28、可逆。 P-sub Si N+ S D G N+ 埋埋N+ P-sub Si N+ SD G N+埋 埋N+ F F kk 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 40 6.4.2 Flotox结构存储单元结构存储单元 3. 浮栅充电浮栅充电 当控制栅与漏之间加当控制栅与漏之间加 较高的正向电压时，漏区较高的正向电压时，漏区 电子穿越隧道氧化层到达电子穿越隧道氧化层到达 浮栅，使浮栅充上负电荷，浮栅，使浮栅充上负电荷， 开启电压升高。开启电压升高。 此时，当控制栅加正此时，当控制栅加正 常高电平时，常高电平时，MOS管不管不 能导通。能导通。 P-sub Si N+ S

29、D G N+ 埋埋N+ P-sub Si N+ SD G N+埋 埋N+ F F kk 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 41 6.4.2 Flotox结构存储单元结构存储单元 4. 浮栅放电浮栅放电 P-sub Si N+ S D G N+ 埋埋N+ P-sub Si N+ SD G N+埋 埋N+ F F kk 当漏与控制栅之间当漏与控制栅之间 加较高的正向电压时，加较高的正向电压时， 浮栅中的负电荷穿越隧浮栅中的负电荷穿越隧 道氧化层放电到漏区，道氧化层放电到漏区， 开启电压下降。开启电压下降。 此时，当控制栅加此时，当控制栅加 正常高电平时，正常高电平时，M

30、OS管管 导通。导通。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 42 6.4.2 Flotox结构存储单元结构存储单元 5. Flotox 结构的结构的 存储单元阵列存储单元阵列 X0 Xn-1 VS Y0 Ym-1 D0Dk VCG EEPROM 的擦写方式有的擦写方式有 多种，不同的多种，不同的 擦写方式有不擦写方式有不 同的阵列连接同的阵列连接 方式。方式。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 43 6.4.3 MNOS结构存储单元结构存储单元 1. MNOS 器件结构器件结构 Metal-Nitride-Oxide-Silicon SiO

31、2和和Si3N4界面处界面处 存在密度很高界面能级，存在密度很高界面能级， 这些能级对电子起陷阱这些能级对电子起陷阱 作用。作用。 P-sub Si N+N+ SD G polySi3N4SiO2 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 44 6.4.3 MNOS结构存储单元结构存储单元 2.直接隧道效应直接隧道效应 在一定电场作用下，硅在一定电场作用下，硅 中的电子穿过中的电子穿过SiO2禁带直接禁带直接 进入进入SiO2和和Si3N4界面能级陷界面能级陷 阱中，或者界面能级陷阱中阱中，或者界面能级陷阱中 俘获的电子穿过俘获的电子穿过SiO2禁带直禁带直 接进入硅中，这

32、种现象被称接进入硅中，这种现象被称 作直接隧道效应。作直接隧道效应。 P-sub Si N+N+ SD G polySi3N4SiO2 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 45 6.4.3 MNOS结构存储单元结构存储单元 3. MNOS结构的结构的 存储存储单元单元阵列阵列 X0 Xn-1 Y0Ym-1 VS VG 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 46 6.4.4 片内高压产生电路（电荷泵）片内高压产生电路（电荷泵） VddVpp Clk 利用电容的自举作用将电压逐级升高，利用电容的自举作用将电压逐级升高， 采用适当的级数达到要求值。采

33、用适当的级数达到要求值。 为了方便用户在线编程，通常设计片为了方便用户在线编程，通常设计片 内自产生高压电路。内自产生高压电路。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 47 6-5 SRAM SRAM（静态随机存取存储器（静态随机存取存储器 Static Random-Access Memory） 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 48 思考题思考题 1. SRAM 的特点是什么的特点是什么？ 2. SRAM是如何存储信息是如何存储信息“0”和信息和信息“1”的的 ？ 3. SRAM读出放大器的作用是什么？读出放大器的作用是什么？ 4. 多端

34、口多端口SRAM的优点是什么？的优点是什么？ 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 49 6.5.1 SRAM的特点的特点 SRAM是数字系统的重要组成部分，即是数字系统的重要组成部分，即 使不同的系统也可以使用相同的使不同的系统也可以使用相同的SRAM，因，因 此此SRAM是一种能大量生产的标准电路，目是一种能大量生产的标准电路，目 前前嵌入式嵌入式SRAM也占有相当重要地位。也占有相当重要地位。 数字系统可根据需要在工作中对数字系统可根据需要在工作中对SRAM 存储的信息随时进行读取和重新写入。存储的信息随时进行读取和重新写入。 SRAM的核心部分是一个双稳态触发器

35、存储的核心部分是一个双稳态触发器存储 单元，单元，存储的信息在掉电后将全部丢失，一存储的信息在掉电后将全部丢失，一 般用来存储临时缓存数据。般用来存储临时缓存数据。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 50 6.5.2 SRAM存储单元电路存储单元电路 SRAM的存储单元是的存储单元是 一个双稳态一个双稳态RS触发器。触发器。 W BB W B B W B B 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 51 6.5.3 SRAM存储单元工作原理存储单元工作原理 单元被选中时，字线单元被选中时，字线(W)为为“1”，打开门，打开门 控管；位线（数据通

36、路）被打开。控管；位线（数据通路）被打开。 W BB 写入时，外部送到位线写入时，外部送到位线 (B和和B)的数据强迫双稳态单的数据强迫双稳态单 元处于对应的一个稳态。元处于对应的一个稳态。 读出时，单元中存储的读出时，单元中存储的 数据经过打开的门控管传到数据经过打开的门控管传到 位线位线(B和和B)输出。输出。 字线恢复为字线恢复为“0”，数据，数据 通路关闭，读或写过程结束。通路关闭，读或写过程结束。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 52 W BB 6.5.4 SRAM存储单元版图存储单元版图 SRAM存储阵列存储阵列 中的每个单元均是相中的每个单元均是相

37、同的，同的，每个单元都有每个单元都有 公共的电源和地线，公共的电源和地线， 每行上的单元有公共每行上的单元有公共 的字线，的字线，每列上的单每列上的单 元有公共的位线。元有公共的位线。因因 此，单元版图设计时，此，单元版图设计时， 因考虑公用端的衔接，因考虑公用端的衔接， 减小单元面积。减小单元面积。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 53 6.5.5 SRAM的数据输入的数据输入/输出电路输出电路 Din BB Dout W/R buf1 buf2 buf 写写: W/R为为“1”时，输入三态缓冲器时，输入三态缓冲器buf1和和 buf2打开，数据打开，数据Din

38、被传送到位线被传送到位线B和和B；同时输；同时输 出三态缓冲器出三态缓冲器buf被锁住，输出保持原来数据被锁住，输出保持原来数据 Dout。 读：读：W/R为为“0”时，输入三态缓冲器时，输入三态缓冲器buf1和和 buf2被锁住，输出三态缓冲器被锁住，输出三态缓冲器buf被打开，被选被打开，被选 存储单元送到位线存储单元送到位线B和和B上的数据被输出到上的数据被输出到Dout。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 54 6.5.6 SRAM的读出放大电路的读出放大电路 由于追求存储单元单元由于追求存储单元单元 面积小、功耗低，器件尺寸面积小、功耗低，器件尺寸 设计的

39、较小，因而驱动能力设计的较小，因而驱动能力 很弱，然而位线上寄生电容很弱，然而位线上寄生电容 又较大，又较大，因此数据输出时在因此数据输出时在 字线上产生的信号很弱，必字线上产生的信号很弱，必 须经过放大。须经过放大。同时应还采用同时应还采用 提高速度、降低功耗措施。提高速度、降低功耗措施。 为为“0”时，放大器与地断路，降低功耗；同时时，放大器与地断路，降低功耗；同时 平衡预充电路使放大器两端平衡预充电路使放大器两端B和和B平衡并预充为平衡并预充为 “1”。 为为“1”时平衡电路关闭，放大器工作。时平衡电路关闭，放大器工作。 B B 平衡平衡 预充预充 电路电路 放放 大大 器器 电电 路路

40、 VDD 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 55 6.5.7 SRAM整体结构电路示意图整体结构电路示意图 W/R En Din1 Dout1 Dinx Doutx 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 56 6.5.8 单端口单端口SRAM的特点的特点 单端口单端口SRAM是发展最早的一类是发展最早的一类SRAM。读读 和写共用一套地址译码电路和数据字线，和写共用一套地址译码电路和数据字线，结构结构 简单、面积小，简单、面积小， 广泛应用于各种数字系统。广泛应用于各种数字系统。 由于结构限制，单端口由于结构限制，单端口SRAM 一次只能为一

41、项任务提供读一次只能为一项任务提供读或或写写 的访问。的访问。因此，作为共享存储器因此，作为共享存储器 时，不能快速、及时地被系统充时，不能快速、及时地被系统充 分利用，对提高系统速度不利。分利用，对提高系统速度不利。 存储单元设计时，同时应考存储单元设计时，同时应考 虑读与写需求之间的矛盾。虑读与写需求之间的矛盾。 W BB 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 57 6.5.9 多端口多端口SRAM单元单元 1. 1读读1写两端口单元写两端口单元 Wa BaBa Bb Wb 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 58 6.5.9 多端口多端口

42、SRAM单元单元 2. 2读读1写三端口单元写三端口单元 Wa BaBa BcBb Wb Wc 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 59 6.5.10 多端口多端口SRAM的特点的特点 多端口多端口SRAM可以有多套地址译码电路可以有多套地址译码电路 和多套数据位线分别与每个端口对应，作为和多套数据位线分别与每个端口对应，作为 共享存储器时，可以为系统多项任务同时提共享存储器时，可以为系统多项任务同时提 供读和写的访问。供读和写的访问。 但是，不允许对同一存储单元同时进行但是，不允许对同一存储单元同时进行 多个写，也不能对同一存储单元同时读和写。多个写，也不能对同一存

43、储单元同时读和写。 由于读写位线分离，避免了读写对单元由于读写位线分离，避免了读写对单元 要求的矛盾。要求的矛盾。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 60 6-6 DRAM DRAM（动态随机存取存储器（动态随机存取存储器 Dynamic Random-Access Memory） 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 61 思考题思考题 1. DRAM 的特点是什么的特点是什么？ 2. DRAM是如何存储信息是如何存储信息“0”和信息和信息“1”的的 ？ 2. DRAM为什么需要读出再生放大器？为什么需要读出再生放大器？ 微电子教研中心微电

44、子教研中心集成电路设计原理集成电路设计原理 62 6.6.1 DRAM的特点的特点 DRAM是是RAM中的另一大类，其特点中的另一大类，其特点 是信息以电荷的形式存储在是信息以电荷的形式存储在MOS器件的栅器件的栅 电容或电路的节点电容上。单元面积小，电容或电路的节点电容上。单元面积小， 集成度高，是集成电路阶段发展的代表性集成度高，是集成电路阶段发展的代表性 产品。产品。 由于节点的漏电，由于节点的漏电，DRAM存储的电荷存储的电荷 （信息）会逐渐消失，为了使信息得以保（信息）会逐渐消失，为了使信息得以保 存，必须定时再生。存，必须定时再生。 掉电后，掉电后， DRAM存储信息将全部丢失。存

45、储信息将全部丢失。 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 63 6.6.2 DRAM单管存储单元的结构单管存储单元的结构 单管存储单元由一个门控单管存储单元由一个门控 MOS管和一个电容组成。管和一个电容组成。 电容电容Cs由栅电容（主要部由栅电容（主要部 分）和分）和pn结电容构成。结电容构成。 工作时，栅电容的上电极工作时，栅电容的上电极 多晶硅端接多晶硅端接VDD，使，使P型衬底型衬底 表面形成反型层，形成电容表面形成反型层，形成电容 的下电极，它与的下电极，它与MOS管的源管的源 极相连。信息存储在电容极相连。信息存储在电容Cs 上。上。 W VDD B W B

46、 P-sub Cs 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 64 6.6.3 DRAM单管存储单元的工作原理单管存储单元的工作原理 1. 信息的写入信息的写入 要写入的数据由输入电路要写入的数据由输入电路 加到选中单元的位线（加到选中单元的位线（B）上；）上； 被选中单元的字线（被选中单元的字线（W） 上加高电平，电容上加高电平，电容Cs通过打开通过打开 的门控管被充电或放电；的门控管被充电或放电； 字线（字线（W）回落到低电平，）回落到低电平， 门控管截止，信息就被存储在门控管截止，信息就被存储在 Cs上（有电荷或无电荷）。上（有电荷或无电荷）。 W VDD B W B

47、 P-sub Cs 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 65 6.6.3 DRAM单管存储单元的工作原理单管存储单元的工作原理 2. 信息的读出信息的读出 被选中单元的字线（被选中单元的字线（W） 上加高电平，门控管打开，上加高电平，门控管打开， 电容电容Cs上有电荷或无电荷的上有电荷或无电荷的 状态通过状态通过MOS管被送到位管被送到位 线（线（B）上，即）上，即Cs上原存储上原存储 的数据被读出；的数据被读出； W VDD B W B P-sub Cs 微电子教研中心微电子教研中心集成电路设计原理集成电路设计原理 66 6.6.4 DRAM存储阵列存储阵列 W0 B0B1B2B3