数字电路9-Ch7

1、第七章第七章 可编程逻辑器件可编程逻辑器件PLD 简介简介 7-1 可编程逻辑器件可编程逻辑器件PLD概述概述 7-2 可编程逻辑器件可编程逻辑器件PLD的基本单元的基本单元 7-3 可编程只读存储可编程只读存储PROM和可编程逻辑阵列和可编程逻辑阵列PLA *7-4 可编程逻辑器件可编程逻辑器件PAL和通用逻辑阵列和通用逻辑阵列GAL *7-5 高密度可编程逻辑器件高密度可编程逻辑器件HDPLD原理及应用原理及应用 *7-6 现场可编程门阵列现场可编程门阵列FPGA *7-7 随机存取存储器（随机存取存储器（SRAM） 小结小结 连接线与点增多连接线与点增多 抗干扰下降抗干扰下降 传统的逻辑

2、系统，当规模增大时传统的逻辑系统，当规模增大时 （SSI MSI) 焊点多，可靠性下降焊点多，可靠性下降 系统规模增加成本升高系统规模增加成本升高 功耗增加功耗增加 占用空间扩大占用空间扩大 半定制半定制 标准单元标准单元（Standard Cell） 门阵列门阵列（Gate Array） 可编程逻辑器件可编程逻辑器件（Programmable Logic Device，PLD） 近年来近年来PLD从芯片密度、速度等方面发展迅速，已成为一从芯片密度、速度等方面发展迅速，已成为一 个重要分支。个重要分支。 专用集成电路（简称专用集成电路（简称ASIC）系统放在一个芯片内系统放在一个芯片内 用户定

3、制用户定制 集成电路集成电路 ASIC 全定制（全定制（Full Custom Design IC 厂商直接做出。厂商直接做出。 如：表芯如：表芯 厂商做出半成品厂商做出半成品 半定制（半定制（Semi-Custom Design IC） 7-1 可编程逻辑器件可编程逻辑器件PLD概述概述 PLD是是70年代发展起来的新型逻辑器件，相继出现了年代发展起来的新型逻辑器件，相继出现了ROM、 PROM、PLA、PAL、GAL、EPLD和和FPGA等，它们组成基本相等，它们组成基本相 似。似。 一、一、PLD的基本结构的基本结构 与门与门 阵列阵列 或门或门 阵列阵列 乘积项乘积项和项和项 PLD主

4、体主体 输入输入 电路电路 输入信号输入信号 互补互补 输入输入 输出输出 电路电路 输出函数输出函数 反馈输入信号反馈输入信号 输出既可以是低电平有效，输出既可以是低电平有效， 又可以是高电平有效。又可以是高电平有效。 可由或阵列直接输出，可由或阵列直接输出， 构成组合；构成组合； 通过寄存器输出，通过寄存器输出， 构成时序方式输出。构成时序方式输出。 可直接可直接 输出输出 也可反馈到输入也可反馈到输入 二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法 1.输入缓冲器表示方法输入缓冲器表示方法 A A A 2.与门和或门的表示方法与门和或门的表示方法 A B C D F1 固定连接

5、固定连接 编程连接编程连接 F1=ABC A B C D F2 F2=B+C+D PLD具有较大的与或阵列，逻辑图的具有较大的与或阵列，逻辑图的 画法与传统的画法有所不同画法与传统的画法有所不同 下图列出了连接的三种特殊情况下图列出了连接的三种特殊情况: 1.输入全编程，输出为输入全编程，输出为0。 2.也可简单地对应的与门中画叉，因此也可简单地对应的与门中画叉，因此E=D。 3.乘积项与任何输入信号都没有接通，相当与门输出为乘积项与任何输入信号都没有接通，相当与门输出为1。 注：注：F=1将导致关断其它乘积项的输出。将导致关断其它乘积项的输出。 下图给出最简单的下图给出最简单的PROM电路图

6、，右图是左图的简化形式。电路图，右图是左图的简化形式。 实现的函数为：实现的函数为： BABAF 1 BABAF 2 BAF 3 固定连接点固定连接点 （与）（与） 编程连接点编程连接点 （或）（或） 三、三、PLD的分类的分类 （1）与固定、或编程：）与固定、或编程：ROM和和PROM （2）与或全编程：）与或全编程：PLA （3）与编程、或固定：）与编程、或固定：PAL、GAL和和HDPLD 1.与固定、或编程与固定、或编程：与阵列全固定，即全译码；：与阵列全固定，即全译码；ROM和和PROM PLD基本结构大致相同，根据与或阵列是否可编程分为三类：基本结构大致相同，根据与或阵列是否可编程

7、分为三类： 2.与、或全编程与、或全编程： 代表器件是代表器件是PLA（Programmable Logic Array），下图），下图 给出了给出了PLA的阵列结构，在的阵列结构，在PLD中，它的灵活性最高。由于中，它的灵活性最高。由于 与或阵列均能编程与或阵列均能编程的特点，在实现函数时，只需形成的特点，在实现函数时，只需形成所需的所需的 乘积项乘积项，使阵列规模比，使阵列规模比PROM小得多。小得多。 3.与编程、或固定与编程、或固定：代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic）。，）。， 这种结构中，或

8、阵列固定若干个乘积项输出，见下图。这种结构中，或阵列固定若干个乘积项输出，见下图。 四、四、PLD的性能特点的性能特点 采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点： 1.减小系统体积减小系统体积：单片：单片PLD有很高的密度，可容纳中有很高的密度，可容纳中 小规模集成电路的几倍到十几倍，小规模集成电路的几倍到十几倍， 2.增强逻辑设计的灵活性增强逻辑设计的灵活性：使用：使用PLD器件设计的系器件设计的系 统，可以不受标准系列器件在逻辑功能上的限制。统，可以不受标准系列器件在逻辑功能上的限制。 各各种种P PL LD D的的结结构构特特点点 阵列

9、 类 型 与或 输出方式 PROM PLA PAL GAL 固定 可编程 可编程 可编程 可编程 可编程 固定 固定 TS,OC TS,OC,H,L TS,I/O,寄存器 用户定义 各种各种PLD的结构特点的结构特点 4.提高系统处理速度提高系统处理速度：用：用PLD与或两级结构实现任何逻与或两级结构实现任何逻 辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化 了系统设计，而且减少了级间延迟，提高了系统的处理速度。了系统设计，而且减少了级间延迟，提高了系统的处理速度。 7.系统具有加密功能系统具有加密功能：某些：某些PLD器件，如器件，如

10、GAL或高密度可或高密度可 编程逻辑器件本身具有加密功能。设计者在设计时选中加密编程逻辑器件本身具有加密功能。设计者在设计时选中加密 项，可编程逻辑器件就被加密，器件的逻辑功能无法被读出，项，可编程逻辑器件就被加密，器件的逻辑功能无法被读出， 有效地防止逻辑系统被抄袭。有效地防止逻辑系统被抄袭。 5.降低系统成本降低系统成本：由于：由于PLD集成度高，测试与装配的量大大集成度高，测试与装配的量大大 减少，避免了改变逻辑带来的重新设计和修改，有效地降低了减少，避免了改变逻辑带来的重新设计和修改，有效地降低了 成本。成本。 6.提高系统的可靠性提高系统的可靠性：用：用PLD器件设计的系统减少了芯器

11、件设计的系统减少了芯 片和印制板数量，增加了平均寿命片和印制板数量，增加了平均寿命, 减少相互间的连线，减少相互间的连线， 提高抗干扰能力，从而增加了系统的可靠性。提高抗干扰能力，从而增加了系统的可靠性。 3.缩短设计周期缩短设计周期：由于有可编程特性，用：由于有可编程特性，用PLD设计一设计一 个系统所需时间比传统方式大为缩短。个系统所需时间比传统方式大为缩短。 五、用五、用PLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程 用可编程逻辑器件来设计电路需要相应的开发软件平用可编程逻辑器件来设计电路需要相应的开发软件平 台和编程器，可编程逻辑器件开发软件和相应的编程器多台和编程器，可编程逻

12、辑器件开发软件和相应的编程器多 种多样。种多样。 可编程逻辑器件设计电路过程如下图所示可编程逻辑器件设计电路过程如下图所示 电电 路方路方 设案设案 计计 设设 计计 输输 入入 优优 化化 电电 路路 选选 择择 器器 件件 编编 程程 器时器时 件序件序 功检功检 能查能查 特别是一些较高级的软件平台，一个系统除了方案特别是一些较高级的软件平台，一个系统除了方案 设计和输入电路外，其它功能都可用编程软件自动完成。设计和输入电路外，其它功能都可用编程软件自动完成。 7-2 可编程逻辑器件可编程逻辑器件PLD的基本单元的基本单元 编程单元：编程单元：PLD中用来存放数据的基本单元中用来存放数据

13、的基本单元 非易失性有多种编程单元，其特点为掉电后非易失性有多种编程单元，其特点为掉电后 信息不会丢失，它一般用于只读存储器信息不会丢失，它一般用于只读存储器 ROM。 易失性单元：易失性单元： 这种基本单元采用的是静态随机存储器这种基本单元采用的是静态随机存储器 （SRAM）结构，其特点为掉电以后信息就要）结构，其特点为掉电以后信息就要 丢失，现场可编程门阵列（丢失，现场可编程门阵列（FPGA）采用这种）采用这种 编程单元。编程单元。 非易失性单元：非易失性单元： 编编 程程 单单 元元 编编 程程 方方 式式 一次编程：一次编程： 信息一次编程固定好的，编程元件信息一次编程固定好的，编程元

14、件PROM 多次编程：多次编程： 用户根据需要将数据储存在编程单元中，并用户根据需要将数据储存在编程单元中，并 可 以 多 次 写 入 和 擦 除 ， 编 程 元 件可 以 多 次 写 入 和 擦 除 ， 编 程 元 件 U V EPROM和和E2PROM。 编程单元采用的是编程单元采用的是 浮栅技术浮栅技术 一、熔丝型开关一、熔丝型开关 A1 A2Y1 Y2 Y3 Y4 十进制 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 4 9 二、反熔丝型开关二、反熔丝型开关 浮栅上的电荷无放电通路，没法泄漏。浮栅上的电荷无放电通路，没法泄漏。

15、用用紫外线照射紫外线照射芯片上的玻璃窗，则形成光电芯片上的玻璃窗，则形成光电 电流，将原来的信息擦除，如电流，将原来的信息擦除，如UVEPROM。 三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改用浮栅编程技术生产的编程单元是一种能多次改 写的写的ROM，即已写入的内容可以擦去，也可以重新写，即已写入的内容可以擦去，也可以重新写 入新的内容。入新的内容。 （一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元 （二）隧道型（二）隧道型（FLOTOX）储存单元）储存单元 前面研究的可擦写存储器的缺点是要擦除前面研究的可擦写存储器的缺点是要擦除 已存入的信息必须用紫外

16、光照射一定的时间，已存入的信息必须用紫外光照射一定的时间， 因此不能用于快速改变储存信息的场合，用因此不能用于快速改变储存信息的场合，用 隧道型储存单元制成的存储器克服了这一缺隧道型储存单元制成的存储器克服了这一缺 点，它称为点，它称为电可改写只读存储器电可改写只读存储器E2PROM， 即电擦除、电编程的只读存储器。即电擦除、电编程的只读存储器。 （三）闪速型（三）闪速型（Flash）存储单元）存储单元 闪速存储单元又称为闪速存储单元又称为快擦快写存储单元快擦快写存储单元。 闪速存储单元去掉了隧道型存储单元的闪速存储单元去掉了隧道型存储单元的 选择管，它不像选择管，它不像E2PROM那样一次只

17、能擦除那样一次只能擦除 一个字，而是可以用一个信号，在几毫秒内一个字，而是可以用一个信号，在几毫秒内 擦除一大区段。擦除一大区段。 （四）、六管静态存储单元（四）、六管静态存储单元 闪速存储单元的可再编程能力约为闪速存储单元的可再编程能力约为10 万次左右，但还是不及万次左右，但还是不及SRAM那样那样有无限有无限 制的再编程能力制的再编程能力，以，以SRAM为存储单元的为存储单元的 现场可编程门阵列（现场可编程门阵列（FPGA）可以实现无）可以实现无 限次从一种运行逻辑转换到另一种运行逻限次从一种运行逻辑转换到另一种运行逻 辑的功能。辑的功能。 7-3 可编程只读存储器可编程只读存储器PRO

18、M 和可编程逻辑阵列和可编程逻辑阵列PLA 一、可编程只读存储器一、可编程只读存储器PROMPROM PROM的结构是的结构是与阵列固定与阵列固定、或阵列可编或阵列可编 程程的的PLD器件，对于有大量输入信号的器件，对于有大量输入信号的PROM， 比较比较适合作为存储器适合作为存储器来存放数据，它在计算机来存放数据，它在计算机 系统和数据自动控制等方面起着重要的作用。系统和数据自动控制等方面起着重要的作用。 对于较少的输入信号组成的与阵列固定、或阵对于较少的输入信号组成的与阵列固定、或阵 列可编程的器件中，也可以很方便地列可编程的器件中，也可以很方便地实现任意实现任意 组合逻辑函数组合逻辑函数

19、。 3-8线译码器线译码器84存储单元矩阵存储单元矩阵 输出缓冲器输出缓冲器 地址码输入端地址码输入端 数据输出端数据输出端 字线字线 由地址译码器选中不同的字线，被选中字线上的四位数由地址译码器选中不同的字线，被选中字线上的四位数 据通过输出缓冲器输出。据通过输出缓冲器输出。 如当地址码如当地址码A2A1A0000时，通过地址译码器，使字线时，通过地址译码器，使字线P0 1，将字线，将字线P0上的存储单元存储的数据上的存储单元存储的数据0000输出，即输出，即D0D3 0000。更详细的内容，请同学参看表。更详细的内容，请同学参看表7-3 将左图地址扩展成将左图地址扩展成n条地址线，条地址线

20、， n位地址码可寻址位地址码可寻址2n个信息单个信息单 元，产生字线为元，产生字线为2n条，其输出条，其输出 若是若是m位，则存储器的总容量位，则存储器的总容量 位位2nm位。位。 例例1 1： 下图是一个下图是一个8（字线）（字线）4（数据）的存储器数据阵列图。（数据）的存储器数据阵列图。 EPROM有各种类型的产品，下图是紫外线擦除、电有各种类型的产品，下图是紫外线擦除、电 可编程的可编程的EPROM2716器件逻辑框图和引脚图。器件逻辑框图和引脚图。 EPROM2716是是2118位可位可 改写存储器，有改写存储器，有11位地址线位地址线 A0A10，产生字线为，产生字线为2048 条，

21、条，D7D0是是8位数据输出位数据输出/ 输入线，编程或读操作时，输入线，编程或读操作时， 数据由此输入输出。数据由此输入输出。 CS片选控制信号，低电片选控制信号，低电 平有效。平有效。 OE/PGM读出读出/写入控制端，写入控制端， 低电平时输出有效，高电平进低电平时输出有效，高电平进 行编程，写入数据行编程，写入数据 若当若当EPROM2716的容量不能满足使用要求，且的容量不能满足使用要求，且 仅有仅有2716芯片时，可用多片并联来扩展地址线和数据芯片时，可用多片并联来扩展地址线和数据 线。下图是将线。下图是将2片片2716扩展成扩展成204816的数据位进行扩的数据位进行扩 展连接示

22、意图。展连接示意图。 两片的数据线两片的数据线 排列成排列成D0D15 其余线全部并联。其余线全部并联。 从组合电路角度来看从组合电路角度来看: 输入地址信号即为电路的输入逻辑变量输入地址信号即为电路的输入逻辑变量 地址译码器产生地址译码器产生2n个字线即为固定与阵列产生个个字线即为固定与阵列产生个2n乘积项乘积项 存储矩阵即为或阵列把乘积存储矩阵即为或阵列把乘积 项组合成项组合成m个逻辑函数输出。个逻辑函数输出。 例例2：试用适当容量的：试用适当容量的PROM实现两个两位二进制数比较的比较器。实现两个两位二进制数比较的比较器。 （1）两个两位二进制数分别为）两个两位二进制数分别为A1A0和和

23、B1B0，当，当A1A0大于大于B1B0时，时， F11，A1A0等于等于B1B0时，时，F21，A1A0小于小于B1B0时，时，F31，下，下 表给出了两位二进制和比较结果的输入输出对照表，表给出了两位二进制和比较结果的输入输出对照表， NOA1 A0 B1 B0F1 F2 F3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0

24、1 1 1 1 0 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 由此可写出输出逻辑由此可写出输出逻辑 函数的最小项表达式为：函数的最小项表达式为： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,3,6,7,11） （2）把）把A1A0和和B1B0作为作为PROM的输入信号，的输入信号，F1、F2和和F3为或为或 阵列的输出，下图是用阵列的输出，下图是用PROM实现比较器的阵列图。实现比较器的阵列图。 （3）

25、选用）选用PROM的容量的容量 为为163位即可满足要求。位即可满足要求。 以以PROM实现简单的组合逻实现简单的组合逻 辑电路函数是很方便的辑电路函数是很方便的 实际上，大多数组合逻辑函数的最小项不超过实际上，大多数组合逻辑函数的最小项不超过40个，则使得个，则使得 PROM芯片的面积利用率不高，功耗增加。为解决这一问题，芯片的面积利用率不高，功耗增加。为解决这一问题， 考虑与阵列也设计成可编程形式来实现组合逻辑，这就是可编考虑与阵列也设计成可编程形式来实现组合逻辑，这就是可编 程逻辑阵列程逻辑阵列PLA。 一般的一般的PROM输入的地输入的地 址线都较多，容量也较大，址线都较多，容量也较大

26、， 又由于又由于PROM的与阵列固定，的与阵列固定， 必须进行全译码，要产生全必须进行全译码，要产生全 部的最小项。部的最小项。 二、可编程逻辑阵列二、可编程逻辑阵列PLAPLA 可编程逻辑阵列可编程逻辑阵列PLA和和PROM相比之下，有如下特点：相比之下，有如下特点： （一）（一）PROM是与阵列固定、或阵列可编程，而是与阵列固定、或阵列可编程，而PLA是与是与 和或阵列全可编程。和或阵列全可编程。 （二）（二）PROM与阵列是全译码的形式，而与阵列是全译码的形式，而PLA是根据需要是根据需要 产生乘积项，从而减小了阵列的规模。产生乘积项，从而减小了阵列的规模。 （三）（三）PROM实现的逻

27、辑函数采用最小项表达式来描述；实现的逻辑函数采用最小项表达式来描述； 而用而用PLA实现逻辑函数时，运用简化后的最简与或式，即实现逻辑函数时，运用简化后的最简与或式，即 由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘 积项的或运算。积项的或运算。 （四）在（四）在PLA中，对多输入、多输出的逻辑函数可以利用中，对多输入、多输出的逻辑函数可以利用 公共的与项，因而，提高了阵列的利用率。公共的与项，因而，提高了阵列的利用率。 例例4:4: 试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。 （1）设四位自

28、然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码为，四位格雷码为 G3G2G1G0，其对应的真值表如下表所示。，其对应的真值表如下表所示。 NOA1 A0 B1 B0G3 G2 G1 G0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 根据表列出逻辑函数并简化，根据表列出逻辑函数并简化， 得最简输出表