CMOS工艺流程与MOS电路版图举例

1、1 1. CMOS工艺流程工艺流程 1) 简化简化N阱阱CMOS工艺演示工艺演示flash 2) 清华工艺录像：清华工艺录像：N阱硅栅阱硅栅CMOS工艺流程工艺流程 3) 双阱双阱CMOS集成电路的工艺设计集成电路的工艺设计 4) 图解双阱硅栅图解双阱硅栅CMOS制作流程制作流程 2. 典型典型N阱阱CMOS工艺的剖面图工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例电路版图举例 2 3 光刻光刻1，刻刻N阱掩膜版阱掩膜版 4 光刻光刻1，刻刻N阱掩膜版阱掩膜版 光刻胶光刻胶 掩膜版掩膜版 5 光刻光刻1，刻刻N阱掩膜版阱掩膜版 6 光刻光

2、刻1，刻刻N阱掩膜版阱掩膜版 7 N阱阱 8 光刻光刻2，刻有源区掩膜版，刻有源区掩膜版 二氧化硅二氧化硅 掩膜版掩膜版 N阱阱 9 光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅 氮化硅氮化硅 掩膜版掩膜版 N阱阱 10 光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版 FOX N阱阱 11 光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版 栅氧栅氧 N阱阱 12 光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版 N阱阱 13 光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版 掩膜版掩膜版 N阱阱 14 光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅 N阱阱 15 光刻光刻4，刻，刻P+离子注入

3、离子注入掩膜版掩膜版掩膜版掩膜版 P+ N阱阱 16 光刻光刻5，刻，刻N+离子注入离子注入掩膜版掩膜版 N+ N阱阱 17 PSG N阱阱 18 光刻光刻6，刻接触孔刻接触孔掩膜版掩膜版 P+ N+ N阱阱 19 光刻光刻7，刻刻Al掩膜版掩膜版 Al N阱阱 20 VDD Vo VSS N阱阱 21 光刻光刻8，刻压焊孔刻压焊孔掩膜版掩膜版 钝化层钝化层 N阱阱 22 N阱硅栅阱硅栅CMOS 工艺流程工艺流程 23 24 25 N阱阱 26 P-Si SUB N阱阱 27 N阱阱 28 N阱阱 29 N阱阱 30 N阱阱 31 N阱阱 32 多晶硅多晶硅 栅氧化层栅氧化层 N阱阱 33 N

4、阱阱 34 N阱阱 35 N阱阱 36 N阱阱 37 N阱阱 Vo Vin VSS VDD P-SUB 磷注入磷注入 硼注入硼注入 磷硅玻璃磷硅玻璃 38 39 40 41 形成形成N阱阱 初始氧化，形成缓冲层，淀积氮化硅层初始氧化，形成缓冲层，淀积氮化硅层 光刻光刻1，定义出，定义出N阱阱 反应离子刻蚀氮化硅层反应离子刻蚀氮化硅层 N阱离子注入，先注磷阱离子注入，先注磷31P+ ，后注砷，后注砷75As+ 3) 双阱双阱CMOS集成电路的工艺设计集成电路的工艺设计 P sub. 100 磷磷31P+ 砷砷75As+ 42 形成形成P阱阱 在在N阱区生长厚氧化层，其它区域被氮化硅阱区生长厚氧化

5、层，其它区域被氮化硅 层保护而不会被氧化层保护而不会被氧化 去掉光刻胶及氮化硅层去掉光刻胶及氮化硅层 P阱离子注入，注硼阱离子注入，注硼 N阱阱 P sub. 100 43 推阱推阱 退火驱入，双阱深度约退火驱入，双阱深度约1.8m 去掉去掉N阱区的氧化层阱区的氧化层 N阱阱 P阱阱 44 形成场隔离区形成场隔离区 生长一层薄氧化层生长一层薄氧化层 淀积一层氮化硅淀积一层氮化硅 光刻光刻2场隔离区，非隔离区被光刻胶保护起来场隔离区，非隔离区被光刻胶保护起来 反应离子刻蚀氮化硅反应离子刻蚀氮化硅 场区硼离子注入以防止场开启场区硼离子注入以防止场开启 热生长厚的场氧化层热生长厚的场氧化层 去掉氮化

6、硅层去掉氮化硅层 45 阈值电压调整注入 光刻光刻3，VTP调整注入 光刻光刻4，VTN调整注入 光刻胶光刻胶 31P+ 11B+ 46 形成多晶硅栅（栅定义）形成多晶硅栅（栅定义） 生长栅氧化层生长栅氧化层 淀积多晶硅淀积多晶硅 光刻光刻5， 刻蚀多晶硅栅刻蚀多晶硅栅 N阱阱 P阱阱 47 形成硅化物形成硅化物 淀积氧化层淀积氧化层 反应离子刻蚀氧化层，形成反应离子刻蚀氧化层，形成侧壁氧化层（侧壁氧化层（spacer, sidewall） 淀积难熔金属淀积难熔金属Ti或或Co等等 低温退火，形成低温退火，形成C-47相的相的TiSi2或或CoSi 去掉氧化层上的没有发生化学反应的去掉氧化层上

7、的没有发生化学反应的Ti或或Co 高温退火，形成低阻稳定的高温退火，形成低阻稳定的TiSi2或或CoSi2 48 形成形成N管源漏区管源漏区 光刻光刻6，利用光刻胶将，利用光刻胶将PMOS区保护起来区保护起来 离子注入磷或砷，形成离子注入磷或砷，形成N管源漏区管源漏区 形成形成P管源漏区管源漏区 光刻光刻7，利用光刻胶将，利用光刻胶将NMOS区保护起来区保护起来 离子注入硼，形成离子注入硼，形成P管源漏区管源漏区 49 形成接触孔形成接触孔 化学气相淀积化学气相淀积BPTEOS硼磷硅玻璃层硼磷硅玻璃层 退火和致密退火和致密 光刻光刻8，接触孔版，接触孔版 反应离子刻蚀磷硅玻璃，形成接触孔反应离

8、子刻蚀磷硅玻璃，形成接触孔 50 形成第一层金属形成第一层金属 淀积金属钨淀积金属钨(W)，形成钨塞，形成钨塞 51 形成第一层金属形成第一层金属 淀积金属层，如淀积金属层，如Al-Si、Al-Si-Cu合金等合金等 光刻光刻9，第一层金属版，定义出连线图形，第一层金属版，定义出连线图形 反应离子刻蚀金属层，形成互连图形反应离子刻蚀金属层，形成互连图形 52 形成穿通接触孔形成穿通接触孔 化学气相淀积化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解等离子增强正硅酸四乙酯热分解 Plasma Enhanced TEOS ：tetraethylorthosilicate Si-(OC2H5

9、)4 - 通过化学机械抛光进行平坦化通过化学机械抛光进行平坦化 光刻穿通接触孔版光刻穿通接触孔版 反应离子刻蚀绝缘层，形成穿通接触孔反应离子刻蚀绝缘层，形成穿通接触孔 形成第二层金属形成第二层金属 淀积金属层，如淀积金属层，如Al-Si、Al-Si-Cu合金等合金等 光刻光刻10，第二层金属版，定义出连线图形，第二层金属版，定义出连线图形 反应离子刻蚀，形成第二层金属互连图形反应离子刻蚀，形成第二层金属互连图形 正硅酸乙脂（TEOS）分解 650750 53 合金合金 形成钝化层形成钝化层 在低温条件下在低温条件下(小于小于300)淀积氮化硅淀积氮化硅 光刻光刻11，钝化版，钝化版 刻蚀氮化硅

10、，形成钝化图形刻蚀氮化硅，形成钝化图形 测试、封装，完成集成电路的制造工艺测试、封装，完成集成电路的制造工艺 CMOS集成电路采用集成电路采用(100)晶向的硅材料晶向的硅材料 54 55 首先进行表面清洗，去除wafer 表面的保护层和 杂质，三氧化二铝 必须以高速粒子撞击，并 用化学溶 液进行清洗。 甘油 甘油甘油 56 然后在表面氧化二氧化硅膜以减小后 一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶预 烘曝光显影后烘腐蚀去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。 57 光刻技术去除不想要的部分，此步骤为定 出P型阱区域

11、。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧烧 除也可用专用剥离液。氮化硅用180的磷酸去 除或含CF4气体的等离子刻蚀(RIE)。 58 在P阱区域植入硼(+3)离子，因硅为+4价， 所以形成空洞，呈正电荷状态。(离子植入时与 法线成7度角，以防止发生沟道效应，即离子 不与原子碰撞而直接打入)。每次离子植入后必 须进行退火处理，以恢复晶格的完整性。(但高 温也影响到已完成工序所形成的格局)。 59 LOCOS (local oxidation of silicon)选择性氧化： 湿法氧化二氧化硅层，因以氮化硅

12、为掩模会出现 鸟嘴现象， 影响尺寸的控制。二氧化硅层在向上 生成的同时也向下移动，为膜厚的0.44倍，所以 在去除二氧化硅层后，出现表面台阶现象。湿法 氧化快于干法氧化，因OH基在硅中的扩散速度高 于O2。硅膜越厚所需时间越长。 60 去除氮化硅和表面二氧化硅层。露出N型 阱区 域。(上述中曝光技术光罩与基片的距离 分为接触式、接近式和投影式曝光三种，常用 投影式又分为等比和微缩式。曝光会有清晰度 和分辩率，所以考虑到所用光线及波长、基片 表面平坦度、套刻精度、膨胀系数等)。 61 离子植入磷离子(+5)，所以出现多余 电子，呈现负电荷状态。电荷移动速度 高于P型约0.25倍。以缓冲氢氟酸液去

13、除 二氧化硅层。 62 在表面重新氧化生成二氧化硅层， LPCVD沉积 氮化硅层，以光阻定出下一 步的field oxide区域。 63 在上述多晶硅层外围，氧化二氧化 硅层以作为保护。涂布光阻，以便利用 光刻技术进行下一步的工序。 64 形成NMOS，以砷离子进行植入形成源漏 极。 此工序在约1000中完成，不能采用铝栅 极工艺，因铝不能耐高温，此工艺也称为自对 准工艺。砷离子的植入也降低了多晶硅的电阻 率(块约为30欧姆)。还采用在多晶硅上沉积高高 熔点金属材料的硅化物熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)， 形成多层结构 65 以类似的方法，形成PMOS，植入硼(+3

14、) 离子。 (后序中的PSG或BPSG能很好的稳定 能动钠离子，以保证MOS电压稳定)。 66 后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phospho- silicate-glass)，加入B2H6形成BPSG (boro- phospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。 67 68 光刻技术定出孔洞，以溅射法或 真空蒸发法，依次沉积钛+氮化钛+ 铝+氮化钛等多层金属。(其中还会 考虑到铝的表面氧化和氯化物的影 响)。由

15、于铝硅固相反应，特别对浅 的PN结难以形成漏电流 (leak current) 小而稳定的接触，为此使用TiN等材 料，以抑制铝硅界面反应，并有良 好的欧姆，这种材料也称为势垒金 属(barrier metal)。 69 RIE刻蚀出布线格局。以类似的方法 沉积第二层金属，以二氧化硅绝缘层和 介电层作为层间保 护和平坦表面作用。 70 为满足欧姆接触要求，布线工艺是在含 有510%氢的氮气中，在400500温度下 热处理1530分钟(也称成形forming)，以使 铝和硅合金化。最后还要定出PAD接触窗， 以便进行bonding工作。 (上述形成的薄膜 厚度的计算可采用光学衍射、倾斜研磨、 四

16、探针法等方法测得)。 71 72 源源 硅栅硅栅 漏漏 薄氧化层薄氧化层 金属金属 场氧化层场氧化层 p-阱阱 n-衬底衬底 （FOX） 低氧低氧 73 p+ p+ p- 74 Process (Inverter)p-sub P-diffusion N-diffusion Polysilicon Metal Legend of each layer contact N-well GND 低氧低氧 场氧场氧 p-sub p+ In VDD S G D D G S 图例图例 75 In Top View or Layout Cross-Section View P-diffusion N-diff

17、usion Polysilicon Metal Legend of each layer contact VDD GND GND Out VDD Inverter In Out N-well 图例图例 76 field oxide field oxide field oxide 77 Create n-well and active regions Grow gate oxide (thin oxide) Deposit and pattern poly-silicon layer Implant source and drain regions, substrate contacts Cre

18、ate contact windows, deposit and pattern metal layers 78 Cross Section n-well Top View S G D D G S Metal Metal Metal Polysilicon n+ p+ VDD VSS pMOSFETnMOSFET 79 Top View Cross-Section 80 Top View Ohmic contacts Cross-Section 81 Top View Cross-Section 82 Top View Cross-Section 83 Top View Cross-Secti

19、on 84 Diffusion SiO2 Polysilicon 85 Diffusion Polysilicon 86 N-Diffusion Poly-silicon Metal 1 Metal 2 SiO2 SiO2 SiO2 P-Diffusion 87 Diffusion Metal 2 SiO2 SiO2 Polysilicon Metal-Diff Contact Metal-Poly Contact SiO2 Via Metal 1 88 Metal-nDiff Contact Metal-Poly ContactVia VDD GND VDD Metal 2Metal 1 M

20、etal-nDiff Contact GND 89 1) 铝栅铝栅CMOS电路版图设计规则电路版图设计规则 2) 铝栅、硅栅铝栅、硅栅MOS器件的版图器件的版图 3) 铝栅工艺铝栅工艺CMOS版图举例版图举例 4) 硅栅工艺硅栅工艺MOS电路版图举例电路版图举例 5) P阱硅栅单层铝布线阱硅栅单层铝布线CMOS集成电路的工艺集成电路的工艺 过程过程 6) CMOS IC 版图设计技巧版图设计技巧 7) CMOS反相器版图流程反相器版图流程 90 1) 铝栅铝栅CMOS电路电路 版图设计规则版图设计规则 91 该图的说明 a 沟道长度 3 b GS/GD覆盖 c p+，n+最小宽度3 d p+，

21、n+最小间距3 e p阱与n+区间距2 f 孔距扩散区最小间距 2 g Al覆盖孔 孔 2 3或 3 3 h Al栅跨越p+环 i Al最小宽度4 j Al最小间距3 p+Al 1 n+ 92 硅栅硅栅MOS器件器件 铝栅铝栅MOS器件器件 93 Source/Drain: Photomask (dark field) Clear Glass Chromium Cross Section 铝栅铝栅MOS工艺掩膜版的说明工艺掩膜版的说明 94 Gate: Photomask (dark field) Clear Glass Chromium Cross Section 95 Contacts:

22、Photomask (dark field) Clear Glass Chromium Cross Section 96 Metal Interconnects: Photomask (light field) Chromium Clear Glass Cross Section 97 正胶正胶 98 Self-Align Doping 99 field oxide (FOX) metal-poly insulator thin oxide 100 3) 铝栅工艺铝栅工艺CMOS反相器版图举例反相器版图举例 图2为铝栅CMOS反相器版图示意图。可见， 为了防止寄生沟道以及p管、n管的相互影响，

23、 采用了保护环或隔离环：对n沟器件用p+环包围 起来， p沟器件用n+环隔离开，p+、n+环都以反 偏形式接到地和电源上，消除两种沟道间漏电 的可能。 101 图2 铝栅CMOS反相器版图示意图 版图分解： 刻P阱 2. 刻P+区/保护环 3. 刻n+区/保护带 4. 刻栅、预刻接触孔 5. 刻接触孔 6. 刻Al 7. 刻纯化孔 P+区保护环区保护环 n+区区/保护带保护带 1023 版图分解： 1. 刻P阱 2. 刻P+区/环 3. 刻n+区 4. 刻栅、预刻接触孔 5. 刻接触孔 6. 刻Al 7. 刻纯化孔 103 4 版图分解： 1. 刻P阱 2. 刻P+区/环 3. 刻n+区 4.

24、 刻栅、预刻接触孔 5. 刻接触孔 6. 刻Al 7. 刻纯化孔 104 4) 硅栅硅栅MOS版图举例版图举例 E/E NMOS反相器反相器 刻有源区 刻多晶硅栅 刻NMOS管S、D 刻接触孔 反刻Al 图5 E/E NMOS反相器版图示意图 105 E/D NMOS 反相器 刻有源区 刻耗尽注入区 刻多晶硅栅 刻NMOS管S、D 刻接触孔 反刻Al 图6 E/D NMOS 反相器版图 106 在MOS集成电路中，有些设计需要 采用耗尽型MOS管，这样在MOS工艺过 程中必须加一块光刻掩膜版，其目的是 使非耗尽型MOS管部分的光刻胶不易被 刻蚀，然后通过离子注入和退火、再分 布工艺，改变耗尽型

25、MOS管区有源区的 表面浓度，使MOS管不需要栅电压就可 以开启工作。 然后采用干氧湿氧干氧的方法 进行场氧制备，其目的是使除有源区部 分之外的硅表面生长一层较厚的SiO2层， 防止寄生MOS管的形成。 107 硅栅硅栅CMOS与非门版图举例与非门版图举例 刻P阱 刻p+环 刻n+环 刻有源区 刻多晶硅栅 刻PMOS管S、D 刻NMOS管S、D 刻接触孔 反刻Al 图7 硅栅CMOS与非门版图 1088 109 Vi V o T2 W/L=3/1 T1 W/L=1/1 Poly Diff Al con P阱 Vi Vss V o Vdd 5. 刻刻NMOS管管S、D 6. 刻接触孔刻接触孔 7

26、. 反刻反刻Al (W/L)p=3(W/L)n 1. 刻刻P阱阱 2. 刻有源区刻有源区 3. 刻多晶硅栅刻多晶硅栅 4. 刻刻PMOS管管S、D 110 1. 刻刻P阱阱 2. 刻有源区刻有源区 3. 刻多晶硅栅刻多晶硅栅 111 4. 刻刻PMOS管管S、D 5. 刻刻NMOS管管S、D 112 VDD Vo Vi Vss 7. 反刻反刻Al6. 刻接触孔刻接触孔 VDD Vi Vss Vo 113 光刻光刻1与光刻与光刻2套刻套刻光刻光刻2与光刻与光刻3套刻套刻 114 光刻光刻3与光刻与光刻4套刻套刻 光刻胶保护光刻胶保护 光刻光刻4与光刻与光刻5套刻套刻 光刻胶保护光刻胶保护 刻刻P

27、MOS管管S、D 刻刻NMOS管管S、D D D S S 115 光刻光刻5与光刻与光刻6套刻套刻 VDD Vi Vss Vo 光刻光刻6与光刻与光刻7套刻套刻 VDD Vi VDD Vo Vi Vss VDD Vi Vss Vo 116 Vi Vo T2 W/L=3/1 T1 W/L=1/1 Poly Diff Al con P阱 Vi Vss Vo VDD 117 下面以光刻掩膜版为基准，先描述 一个P阱硅栅单层铝布线CMOS集成电 路的工艺过程的主要步骤，用以说明如 何在CMOS工艺线上制造CMOS集成电 路。（见教材第（见教材第7-9页，图页，图1.12） 118 CMOS集成电路工艺

28、集成电路工艺 -以以P阱硅栅阱硅栅CMOS为例为例 1、光刻、光刻I-阱区光刻，刻出阱区注入孔阱区光刻，刻出阱区注入孔 N-Si SiO2 119 2、阱区注入及推进，形成阱区、阱区注入及推进，形成阱区 N-sub P-well 120 3、去除、去除SiO2， ，长薄氧，长 长薄氧，长Si3N4 N-sub P-well Si3N4 薄氧薄氧 121 4、光、光II-有源区光刻，刻出有源区光刻，刻出PMOS管、管、 NMOS管的源、栅和漏区管的源、栅和漏区 N-Si P-well Si3N4 122 5、光、光III-N管场区光刻，管场区光刻，N管场区注入孔，管场区注入孔， 以以提高场开启提

29、高场开启，减少闩锁效应及改善阱的接，减少闩锁效应及改善阱的接 触。触。 光刻胶 N-Si P- B+ 123 6、长场氧，漂去、长场氧，漂去SiO2及及Si3N4，然后长栅，然后长栅 氧。氧。 N-Si P- 124 7、光、光-p管场区光刻（用光管场区光刻（用光I的负版），的负版）， p管场区注入，管场区注入， 调节调节PMOS管的开启电压管的开启电压， 然后生长多晶硅。然后生长多晶硅。 N-Si P- B+ 125 8、光、光-多晶硅光刻，形成多晶硅栅及多晶硅光刻，形成多晶硅栅及 多晶硅电阻多晶硅电阻 多晶 硅 N-Si P- 126 9、光、光I-P+区光刻，刻去区光刻，刻去P管上的胶。

30、管上的胶。 P+区注入，形成区注入，形成PMOS管的源、漏区及管的源、漏区及 P+保护环（图中没画出保护环（图中没画出P+保护环）。保护环）。 N-Si P- B+ 127 10、光、光-N管场区光刻，刻去管场区光刻，刻去N管上的胶。管上的胶。 N管场区注入，形成管场区注入，形成NMOS的源、漏区及的源、漏区及 N+保护环（图中没画出）。保护环（图中没画出）。 光刻胶 N-Si P- As 128 11、长、长PSG（磷硅玻璃）。（磷硅玻璃）。 PSG N-Si P+ P- P+ N+N+ 129 12、光刻、光刻-引线孔光刻。引线孔光刻。 PSG N-Si P+ P- P+ N+N+ 130

31、 13、光刻、光刻-引线孔光刻（反刻引线孔光刻（反刻Al）。 PSG N-Si P+ P- P+ N+N+ VDD IN OUT P N S D D S Al 131 特性表实际上是一种特殊的真值表，它对触发 器的描述十分具体。这种真值表的输入变量（自变 量）除了数据输入外，还有触发器的初态，而输出 变量（因变量）则是触发器的次态。特性方程是从 特性表归纳出来的，比较简洁；状态转换图这种描 述方法则很直观。 ？ 132 133 Q Q MR,P MR,N 图例：图例： 实线：扩散区，实线：扩散区， 虚线：铝，虚线：铝， 阴影线：多晶硅、阴影线：多晶硅、 黑方块：引线孔黑方块：引线孔 N阱阱 1

32、34 6) CMOS IC 版图设计技巧版图设计技巧 1、布局要合理、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如）特殊要求的单元是否安排合理，如p阱与阱与p管漏管漏 源源p+区离远一些，使区离远一些，使 pnp ，抑制，抑制Latch-up，尤其是输，尤其是输 出级更应注意。出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。将各单元设计成方形。 （4）考虑到热

33、场对器件工作的影响，应注意电路温）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。度分布是否合理。 135 2、单元配置恰当、单元配置恰当 （1）芯片面积降低）芯片面积降低10%，管芯成品率，管芯成品率/圆圆 片片 可提高可提高15 20%。 （2）多用并联形式，如或非门，少用串）多用并联形式，如或非门，少用串 联形式，如与非门。联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨）大跨导管采用梳状或马蹄形，小跨 导管采用条状图形，使图形排列尽可能规导管采用条状图形，使图形排列尽可能规 整。整。 136 3、布线合理、布线合理 布线面积往往为其电路元器件总面积的几倍，在多层 布线

34、中尤为突出。 扩散条/多晶硅互连多为垂直方向，金属连线为水平方 向，电源地线采用金属线，与其他金属线平行。 长连线选用金属。 多晶硅穿过Al线下面时，长度尽可能短，以降低寄生 电容。 注意VDD、VSS布线，连线要有适当的宽度。 容易引起“串扰”的布线（主要为传送不同信号的连 线），一定要远离，不可靠拢平行排列。 137 4、CMOS电路版图设计对布线和接触孔电路版图设计对布线和接触孔 的特殊要求的特殊要求 （1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD 引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线。 增多VDD、VSS接触孔，加大接触面积，增加

35、连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加 并行电流通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VSS的孔尽可能安排在阱的所有边上（P阱）。 138 （2）尽量不要使多晶硅位于）尽量不要使多晶硅位于p+区域上区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（）金属间距应留得较大一些（3 或或4 ） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。 139 5、双

36、层金属布线时的优化方案、双层金属布线时的优化方案 （1）全局电源线、地线和时钟线用第二 层金属线。 （2）电源支线和信号线用第一层金属线 （两层金属之间用通孔连接）。 （3）尽可能使两层金属互相垂直，减小 交叠部分得面积。 140 7) CMOS反相器反相器 版图流程版图流程 141 N well P well 1. 阱阱做做N阱和阱和P阱封闭图形，阱封闭图形， 窗口注入形成窗口注入形成P管和管和N管的衬底管的衬底 142 N diffusion 2. 有源区有源区做晶体管的区域（做晶体管的区域（G、D、S、B区区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层封闭图形处是氮化硅掩蔽层，该处不会长场氧化层 143 P diffusion 2. 有源区有源区做晶体管的区域（做晶体管的区域（G、D、S、B区区)， 封闭图形处是氮化硅掩蔽层，该处不会长