数字电路复习题及答案

1、数字电子技术基础复习题一 选择填空题（以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中）1处理 b的电子电路是数字电路。（a）交流电压信号（b）时间和幅值上离散的信号（c）时间和幅值上连续变化的信号（d）无法确定2用不同数制的数字来表示2004,位数最少的是d 。（a）二进制（b）八进制（c）十进制 （d）十六进制3. 最常用的BCD码是b 。（a） 5421码（b） 8421码（c）余3码（d）循环码4格雷码的优点是c 。（a）代码短（b）记忆方便（c）两组相邻代码之间只有一位不同（d）同时具备以上三者5两个开关控制一盏灯，只有两个开关都闭合时灯才不亮，则该电路

2、 的逻辑关系是 a 。（a）与非（b）或非 （c）同或（d）异或6. 已知F二ABC+CD，选出下列可以肯定使 F=0的取值 d（a） ABC=011（ b） BC=11 （ c） CD=10 （ d） BCD=1117.2004个1连续异或的结果是a 。（a） 0 （ b） 1（ c）不唯一 （d）逻辑概念错误二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.5的5421BCD码是 0101 这个是8421码的2逻辑表达式中，异或的符号是 ，同或的符号是 。3逻辑函数常用的表示方法有真值 表、逻辑函数式、逻辑图和卡诺图_。4用代数法化简逻辑函数需要一定的经验和技巧，不容易 确定

3、化简结果是否是最简。5用卡诺图化简逻辑函数，化简结果一般是最简与-或式。一 选择填空题(以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中)1. 实体(ENTITY )描述一个设计单元的C D的信息。(a)行为、元件及连接关系(b)元件、子程序、公用数据类型(c)名称和端口的引脚等(d)可编译的设计单元2. 结构体(ARCHITECTURE )用干描述设计单元的 A D。(a)行为、元件及连接关系(b)元件、子程序、公用数据类型(c)名称和端口的引脚等(d)可编译的设计单元3. 在 VHDL语言中，ARCHITECTURE中的语句都是 B 执行的 语句。(a)顺序(

4、b)并行 (c)即可顺序也可并行(d)无法确定4. 在VHDL程序设计中，下面4个部分，C 不是可编译的源 设计单元。(a)ARCHITECTURE (b) ENTITY (c) PROCESS (d)PACKAGEBC可以有顺序执行语（b）进程（PROCESS）中的关5. 在VHDL程序中，以下4个部分， 句。（c）进程（PROCESS）中的关键词BEGIN后 （d）（a）结构体（ARCHITECTURE ） 键词BEGIN前 程序包（PACKAGE）D部分给予说明。（b）结构体中关键词 BEGIN（d）程序包（PACKAGE）D的优先级别最高。（d） NOTD 的。6. 结构体中的变量应在

5、VHDL程序中（a）结构体对应的实体的端口表中 前 （c）结构体中关键词BEGIN后7. VHDL中的各种逻辑运算中，运算符（a） AND （ b） OR （ c） XOR 8在VHDL语言中，不同类型的数据是（b）不能进行运算和直接代入（d）可以进行运算但不能直接（a）可以进行运算和直接代入（c）不能进行运算但可以直接代入 代入9. 在VHDL语言中，信号赋值语句使用的代入符是C 。（a） = （b） := （c）v = （d）=10. 在VHDL语言中，变量的赋值符是B 。（a） = （b） := （c）v = （d）=二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1两种复合

6、数据类型是 记录 和集合 。2. 进程启动、触发的条件是 敏感信号发生变化。3. 进程的语句是执行的。4. 要使用VHDL的程序包时，要用 _use _语句说明。5能与逻辑电路图中的器件一一对应的 VHDL描述方式是结构化描述 。1简述VHDL语言的主要优点。答：VHDL语言的主要优点是：（1）覆盖面广，描述能力强，是一个 多层次的硬件描述语言；（2）可读性好，既能够被计算机接受，也容 易被人理解；（3）生命期长，它的硬件描述与工艺技术无关，不会因 工艺变化而过时；（4）支持大规模设计的分解和已有设计再利用，有 利于由多人或多项目组来共同完成一个大规模设计；（5）已成为IEEE 承认的一个工业

7、标准，成为一种通用的硬件描述语言。2判断如下VHDL的操作是否正确，如不正确，请改正。字符 a和b 的数据类型是BIT , c是INTEGER，执行cv二a+b。答：操作不正确，应把a和b的数据类型改为INTEGER。3. 个VHDL模块是否必须有一个实体和一个结构体？是否可以有 多个实体和结构体？简述它们的作用。答：一个VHDL模块必须有一个实体，可以有一个或多个结构体。实体描述一个设计单元的外部接口以及连接信号的类型和方向； 结构 体描述设计单元内部的行为，元件及连接关系，结构体定义出了实体 的功能。.选择填空题（以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格

8、中)1标准TTL门开门电平Uon之值为D。(a) 0.3V(b) 0.7V( c) 1.4V( d) 2V2. TTL与非门输出高电平的参数规范值是 C。(a) Uoh 1.4V (b) Uoh2.4V(c) Uh3.3V(d) Uh=3.6V3. TTL与非门输出低电平的参数规范值是C 。(a) Uoi 0.3V(c) Uoi Id = 10eA，可选74系列TTL门7404非门。一 选择填空题(以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中)1.10-4线优先编码器允许同时输入D路编码信号。(a) 1(b) 9(c) 10 (d)多2.74LS138有 B

9、个译码输入端和 C 个译码输出端。(a) 1(b) 3(c) 8 (d)无法确定3利用2个74LS138和1个非门，可以扩展得到1个 C 线译码器。(a) 2-4(b) 3-8(c) 4-16(d)无法确定4. 用原码输出的译码器实现多输出逻辑函数，需要增加若干个B_。(a)非门 (b)与非门(c)或门(d)或非门5. 七段译码器74LS138的输入是4位 D ，输出是 C _。（a）二进制码（b）七段码 （c）七段反码（d） BCD码6. 多路数据选择器MUX的输入信号可以是D 。（a）数字信号（b）模拟信号（c）数模混合信号（d）数字和模拟信号7. 与4位串行进位加法器比较，使用超前进位全

10、加器的目的是C 。（a）完成自动加法进位（b）完成4位加法 （c）提高运算速度 （d）完成4位串行加法8. 功能块电路内部一般是由C 组成。（a）单片MSI（ b）多片MSI （c）各种门电路（d）无法确定9某逻辑电路由一个功能块电路组成，整体电路的逻辑功能与这个功 能块原来的逻辑功能D 。（a） 定相同（b） 定不同（c）不一定相同（d）无法确定二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路各 输入信号的组合，而与电路原有状态无关。2在分析门级组合电路时，一般需要先从卡诺图写出逻辑函数式。3在设计门级组合电路时，

11、一般需要根据设计要求列出布尔表达式，再写出逻辑函数式。4. 要扩展得到1个6-64线译码器，需要 9个74LS138。5. 基本译码电路除了完成译码功能外，还能实现逻辑函数发生和DMUX逻辑函数发生 和 DMUX 功能。试用译码器设计1位二进制数全减运算电路。解：本题的目的是练习用译码器实现多输出逻辑电路。(1) 规定逻辑变量设输入逻辑变量Ai为被减数、Bi为减数、G-1为低位的借位，输出逻 辑函数Si为差、Ci为本级的借位输出信号。根据设计要求写出逻辑真 值表。(2) 设计电路由于本设计有Ai、Bi和Ci-i共3个输入量，故选用3-8线译码器实现 电器最为简便。首先将输出逻辑表达式写为最小项

12、和的形式S八 m(1,2,4,7)C= m(1,2,3,7)选用3-8线译码器74LS138和双4输入与非门74LS20实现的逻辑电 路设计见图，将Ai、Bi、Ci-1接译码器的输入A2A1A0, 74LS138的输 出为低电平有效，故在输出端接与非门。试设计一个码制转换电路。K为控制信号，K=0时，输入DCBA为 8421码，输出L3L2L1L0为循环码。K=1时，输入为循环码，输出S3S2S1S0 为8421码。解：(1)规定逻辑变量和列代码转换表当控制量K=0时，输入DCBA为8421码，输出L3L2L1L0为循环码； 当控制量K=1时，输入DCBA为循环码，输出S3S2S1S0为842

13、1码 列出代码转换 表。（2）电路设计分析上述逻辑关系， 电路可用 2 个功能电路实现。 其一为最小项产生 电路，用 4-16线译码器 74154实现较为方便；另一为控制、输出电 路，在控制信号 K 作用下，输出不同的码制，选用 SSI 器件实现。 将输入输出逻辑式用译码器的逻辑函数形式写出。表和公式略简述用译码器或多路选择器实现组合逻辑电路的不同之处。 答：不同器件都各具特点， 如译码电路除具有译码功能外，还可实现 多输出逻辑函数的电路功能以及作为多路分配电路使用； 多路选择器 可实现单输出逻辑函数功能电路，还可将并行数据转换为串行输出。根据什么判断简单电路中的险象存在？答：方法如下：（ 1

14、 ）代数法。代数法是通过电路的逻辑表达式来检查电路中是否存在险象的方法。对于n个变量的逻辑表达式L=f（Xi,X2, , Xn），当任 选其中n-1个输入变量之值为0或1,使表达式仅为某一单变量 X的 函数，并可写为 L=XX 或 L=X+X 的形式时，可判定险象存在。 （2）卡诺图法。在卡诺图中，某两项所对应的包围圈存在相邻而不 相交的关系，则可判断逻辑电路中存在险象。一 选择填空题（以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中）1两个与非门构成的基本 RS触发器，当Q=1、Q=0时，两个输入信 号R=1和S=1。触发器的输出Q会 B 。（a）变为0 （b）

15、保持1不变 （c）保持0不变 （d）无法确定 2同步RS触发器的两个输入信号 RS为00,要使它的输出从0变成 1,它的RS应为 B 。（a）00 （ b）01（ c）10（ d）113. 基本RS触发器的输入直接控制其输出状态，所以它不能被称为 C 触发器。（a）直接置1、清0 （b）直接置位、复位（c）同步 （d）异步4. 如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波 形的频率为CP脉冲频率f的D。（a）二倍频（b）不变（c）四分频 （d） 二分频5某触发器的2个输入X和输出Q的波形如图所示，试判断它 是触发器。（a）基本 RS （ b） JK （c） RS （ d） D6.

16、要使JK触发器的输出Q从1就成0,它的输入信号JK就为 B 。（a） 00 （ b） 01（ c） 10（ d）无法确定7如果把触发器的JK输入端接到一起，该触发器就转换成 B触发器。（a） D（b） T （c） RS （d） T8. 如果触发器的次态仅取决于CP A时输入信号的状态，就可以克服空翻。（a）上升（下降）沿（b）咼电平（c）低电平 （d）无法确定二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.JK触发器的特性方程为Qn+1=JQn+KQn。2同步触发器在一个 CP脉冲高电平期间发生多次翻转，称为空翻。3. 在时钟脉冲CP=1期间，主从JK触发器中主触发器状态只能变

17、化一次的现象被称为 一次翻转现象（一次变化）。4. 维持阻塞D触发器的状态由CP上升沿D的状态决定，所以它是 上升沿触发器。5教材中介绍了两种可防止空翻的触发器是主从RS触发器 和 边沿D触发器。6利用串行输入、并行输出的移位寄存器可以方便的实现串并变换。什么是触发器的不定状态，如何避免不定状态的出现？答：基本RS触发器中，当R=0、S=0时，触发器两个输出都为1, 不再是互补关系，且在输入低电平信号同时变为高电平后， 触发器的 状态不能确定。此时称为触发器的不定状态。在正常工作时，不允许输入端R和S同时为0,即要求输入信号遵守R+S=1的约束条件。 可通过控制R、S输入信号或选用其他无约束条

18、件的触发器。什么是触发器的空翻现象，如何避免空翻？答：同步触发器在CP=1期间，输入信号都能影响触发器的输出状态。 这种触发方式（称电平触发方式）中，在一个 CP脉冲期间触发器发 生两次或两次以上翻转的现象称为空翻。在数字电路中，为保证电路稳定可靠地工作，要求一个 CP脉冲期间，触发器只能动作一次。为 防止空翻，须对CP持续时间有严格规定或对电路结构进行改进，如 采用主从结构触发器或边沿D触发器等可克服空翻。一 选择填空题（以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中）1欲增加集成单稳电路的延迟时间tw，可以C。（a）提高Vcc（b）降低Vcc（ c）增大Cx

19、（d）减小Rx2为了检测周期性复现的脉冲列中是否丢失脉冲或停止输出脉冲，可用 A 电路。（a）可重触发单稳（b）单触发单稳（c）施密特触发器（d）555定时器3. 顺序加工控制系统的控制时序可用B电路实现。（a）施密特触发器（b）单稳态触发器 （c）多谐振荡器（d）集成定时器4. 在环形振荡器中，为了降低振荡频率，通常在环形通道中串入C。（a）更多非门（b）电感L （c） RC环节 （d）大容量电容5. 门电路与RC元件构成的多谐振荡器电路中，随着电容 C充电、放 电，受控门的输入电压ui随之上升、下降，当ui达到 B 时，电 路状态迅速跃变。（a）Uoff（ b）Ut （c）Uon （d）U

20、oh6. 在对频率稳定性要求高的场合，普遍采用D 振荡器。（a）双门RC （b）三门RC环形 （c）555构成 （d）石英晶体 7.555集成定时器构成的施密特触发器，当电源电压为 15V时，其回 差电压 Ut值为_C _。（a） 15V（ b） 10V （ c） 5V（ d） 2.5V8.555集成定时器构成的单稳态触发器，其暂态时间tw= C 。（a） 0.7RC（ b） RC （c） 1.1RC（ d） 1.4RC9改变D之值不会影响555构成单稳态触发器的定时时间tw。（a）电阻R （ b）电容C（c） C-U端电位 （d）电源Vcc10.改变A值，不会改变555构成的多谐振荡器电路的

21、振荡频率。（a）电源 Vcc （b）电阻 R1（c）电阻 R2（d） GND二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1. 根据制作工艺的不同，集成施密特触发器可分为和CMOS两大类。2要消除脉冲顶部和底部的干扰信号，可用施密特触发器电路。3. 脉冲整形电路能把幅度满足要求的不规则波形变换成前后沿陡峭的矩形波。4. TTL与非门构成的微分单稳电路中，若出现twitw时，可采用分电路解决。5. TTL集成单稳态电路中，定时元件 Rx取值范围为, Cx取值范围为，暂稳时间tw的范围为 0.7Rx Cx。6. CM0S精密单稳中，定时元件 Rx、Cx可在范围选择，定时时间tw的范围

22、为。7门电路和定时元件RC构成的振荡电路中，随着电容 C的充电、放 电，是路不停地在两个态之间转换，产生波。8.RC振荡器的频率稳定性仅为10-5,而石英晶体振荡器的频率稳定性可达10-610-8。试用集成定时器555设计一个100Hz，占空比为60%的方波发生器。解：To=t+t2=0.7 充 +0.7 放=0.7(R1+2R2)C=:丄=0.01sf。占空比q=人=0.7(尺R2)cT00.7(R +2R2)C二 R R2 =0.6 R1 2R2由得 70 (R1+2R2) C=ls由得R2=2 R1取C=1F,再将代入得R1=2.86kQ ,R2=5.72k Q 0一 选择填空题（以下每

23、小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中）1从电路结构上看，时序电路必须含有B 。（a）门电路（b）存储电路（c） RC电路 （d）译码电路2. 下面描述同一逻辑电路内、外输入输出逻辑关系的方程中，C表明该电路为时序逻辑电路。（a）Z（ tn） =FX（tn）,Q（tn）（ b）W（tn）=HX（tn）,Q（tn）（C） Q（tn+1）=GW（tn）,Q（tn）（ d） Y（tn）=GX（t n）,Q（tn）3. 时序电路的逻辑功能不能单由A来描述。（a）时钟方程（b）状态方程（c）状态转换表（d）状态转换图4. 每经十个CP脉冲状态循环一次的计数电路，知其有效

24、状态中的最大数为1100,则欠妥的描述是D 。（a）模10计数器（b）计数容量为10（ c）十进制计数器（d）十二进制计数器5. 欲把36kHz的脉冲信号变为1Hz的脉冲信号，若采用十进制集成计数器，则各级的分频系数为B_。（a）（3，6，10，10，10）（b）（4，9，10，10，10）（c）（3，12，10，10，10）（d）（6，3，10，10，10）6用集成计数器设计n进制计数器时，不宜采用 _D_方法。（a）置最小数（b）反馈复位（c）反馈预置（d）时钟禁止7欲把一脉冲信号延迟8个Tcp后输出，宜采用C 电路。（a）计数器（b）分频器（c）移位寄存器（d）脉冲发生器8.欲把并行数据

25、转换成串行数据，可用C 。（a）计数器（b）分频器（c）移位寄存器（d）脉冲发生器二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1全同步集成计数器是指除构成计数器的所有触发器公司同一CP源外，其他任何操作都必须借助于 的计数器。2用集成计数器实现任意进制时，采用 _N进制控制计数循环的 方法实现的电路工作较为可靠。3用异步操作控制计数循环的方法实现任意进制计数电路时存在瞬态。4. X进制计数电路中，若所有 Q同时输出，则为 功能；若仅由最高位输出，则为功能。5. 的计数器称为可逆计数器。6首尾相连的n位移位寄存器被称为 寄存器，其工作循环的独立状态数为。7. n位移位寄存器最高位

26、 Qn-i取非后再反馈到串行数据输入 Dsr，被 称为寄存器，其工作循环的独立状态数为 。8顺序脉冲分配器分为型和型。现有异步十进制加法集成计数器 74290,要求(1) 试用74290设计5421码十进制计数器；(2) 列出计数器态序表；(3) 画出各Q的波形图。解：本题的目的是让学习者了解74290构成十进制计数器的另一种方 法，了解5421BCD码，认识其计数态序表和工作波形图。(1) 只要将外CP送入74290的CPi,而将Q3接到CP。，即可构成5421 BCD计数器，电路逻辑图 如图。此时，其输出高低位顺序与前 不同，为Q0Q3Q2Q1，如外端子标注Q3Q2Q1Q0。(2) 计数态

27、序表CPQ3Q2 Q1Qo00000100012001030011401005100061001710108101191100(3) 5421 BCD计数器的波形如图试用同步十进制集成计数器74160设计同步六十进制计数器。解：本题的目的是为了进一步练习用 M进制集成计数器增模设计 N M的任意进制计数器时，级间连接(控制)方式。(1) N=60=6X 10=N2 x N;(2) LD2=Q6Q4COi, D6D5D4=So=OOO, ( Ni=10，自然完成十进制，无需控制)。(3) 画逻辑图一 选择填空题(以下每小题后均给出了几个可供选择的答案，请选择其中一个最合适的答案填入空格中)1半导

28、体存储器可分为 a 和c两大类。(a) RAM (b) DRAM(c) ROM (d) EPROM2随机存储器可分为a 和 c 两大类。(a) SRAM (b) ROM(c) DRAM (d) EPROM3. 小容量RAM内部存储矩阵的字数与外部地址线数 n的关系一般为a。(a) 2n (b) 22n (c) 22n (d)v 2n4采用双地址译码且分时送入行和列地址信号 DRAM内部存储矩阵的字数与外部地址线数n的关系一般为。(a) 2n (b) 22n (c) 22n (d)v 2n5用1MX4的DRAM芯片诵过D扩展可以获得4MX8的存储（a）位（b）字（c）复合（d）位或字6.27系列

29、EPROM存储的数据是 c 可擦除的。（a）不（b）电（c）紫外线 （d）融断器7. 采用浮栅技术的EPROM中存储的数据是 b可擦除的。（a）不 （b）紫外线 （c）电 （d）高压电8. 电可擦除的PROM器件是 b 。（a） EPROM （ b） E2PROM （c） PLA （ d） PAL9. ROM可以用来存储程序、表格和大量固定数据，但它不可以用来 实现 B 。（a）代码转换（b）逻辑函数（c）乘法运算（d）计数器10. 若停电数分钟后恢复供电，C中的信息能够保持不变。（a） RAM （ b） COMP （c） ROM （d） MUX二、填空题（请在空格中填上合适的词语，将题中的论

30、述补充完整）1. PLA、PAL和GAL这一类半定制芯片称为可编程 逻辑器件。2. PROM实质上是一种可编程逻辑器件，因此可用阵列图来描述它。它的与阵列（地址译码器）是 的，它的或阵列是 的。3. PAL是一种阵列型的低密度可编程逻辑器件，它的与阵列是 可编程 的，它的或阵列是 固定 的。4. GAL与PAL的最大区别是：它的每一个输出端上都有一个宏单丿元。5. GAL采用电可擦除CMOS技术，因此无需紫外线照射即可随时进行修改逻辑。6已学过的2种高密度可编程逻辑器件是PAL禾口 GAL7.具有硬件加密功能的高密度可编程逻辑器件是HDPLD8基于SRAM结构的高密度可编程逻辑器件是 HDPL

31、D。9一旦断电，就会丢失所有的逻辑功能的高密度可编程逻辑器件10现代数字系统设计一般采用自上而下的模块化设计方法。存储容量为512X 4、8K X 8和256KX 1的SRAM各有多少根外部地 址线和数据线？解：本题的目的是搞清RAM存储容量与外地址线和数据线数的关系， 常用的方法是先把存储容量改写成 2n X m的形式，则对一般较小容量 SRAM，地址线数为n、数据线数为m。本题各RAM外部地址线和数据线数如表所示RAM地址线数（n）数据线数（m）512X 4948K X 8138256K X 1181DRAM4164有2根片选线（RAS和CAS）、8根地址线和1根数据线请判断它的存储容量为

32、多少？解：本题的目的是搞清复用地址线的 DRAM存储容量与外地址线和数据线数的关系。对一般 DRAM，由于存储容量较大，地址线采用 复用方式，存储容量与地址线和数据线数的关系为：存储容量=22n Xm。故4164的存储容量=216x仁64K X 1。试提出数字频率计的三种设计方案，比较各种方案的特点。如果用 HDPLD来实现，设计方案是最佳吗？简述理由。答：如果是考虑本课程已经学过的内容， 数字频率计的三种设计方案 为(1) 以门电路和触发器等小规模集成电路为主的设计方案；(2) 以计数器、译码器等中规模集成电路为主的设计方案；(3) 以HDPLD、FPGA等高密度可编程逻辑电路为主的设计方案

33、， 特点是IC数量少、设计周期短。比较以上方案，显然用HDPLD来实现的设计方案是最佳。但是如果 用数字频率计专用集成电路来设计， 方案可能会更好，这显然已超过 了本课程的范围。一 选择填空题(以下每小题后均给出了几个可供选择的答案，请选 择其中一个最合适的答案填入空格中)1与倒T形电阻网络DAC相比，权电流网络D/A转换器的主要优点 是消除了 A对转换精度的影响。(a)网络电阻精度(b)模拟开关导通电阻（c） 电流建立时间（d）加法器2. 集成D/A转换器不可以用来构成 A_ _。（a）加法器（b）程控放大器（c）数-模转换（d）波形发生电路3如要将一个最大幅度为5.1V的模拟信号转换为数字信号，要求输 入每变化20mV，输出信号的最低位（LSB）发生变化，应选用 B 位 ADC。（a） 6（ b） 8（ c）