PC机的总线结构和时序

1、微机原理及应用微机原理及应用 本章主要内容：本章主要内容： 4.1 总线及时序总线及时序 4.2 IBM PC/XT CPU子系统子系统 4.3 IBM PC的系统总线及时序的系统总线及时序 4.4 PC机的其它总线机的其它总线 4 PC4 PC机的总线结构和时序机的总线结构和时序 微机的总线结构微机的总线结构 l总线的分类总线的分类 按照总线在微机中按照总线在微机中所处位置和功能范围所处位置和功能范围不同，可把总线不同，可把总线 分为以下分为以下4类：类： 1片内总线：片内总线：连接芯片内各功能部件，在芯片内部，如连接芯片内各功能部件，在芯片内部，如 CPU内部总线内部总线 2片级总线：片级

2、总线：在一块印制电路上连接各芯片，如主机板上在一块印制电路上连接各芯片，如主机板上 CPU与外围芯片的互连。与外围芯片的互连。 3系统总线：系统总线：系统底板上实现主机板与扩展板连接的总线，系统底板上实现主机板与扩展板连接的总线， 如连接显卡、声卡的总线，是微机特有的一种总线，如连接显卡、声卡的总线，是微机特有的一种总线， 也称板级总线。也称板级总线。 4外总线：外总线：用于微机系统和微机系统之间或微机系统与其用于微机系统和微机系统之间或微机系统与其 它电子仪器设备的连接，不是微机所特有，一般是借它电子仪器设备的连接，不是微机所特有，一般是借 用电子工业的标准，所以又称通信总线，如用电子工业的

3、标准，所以又称通信总线，如RS-232、 IEEE-488、 IEEE-1394等。等。 8088CPU 引脚图引脚图 Vcc A15 A16/S3 A17/S4 A18/S5 A19/S6 (HIGH) (SSO) MN/MX RD RQ/GT0 (HOLD) RQ/GT1 (HLDA) LOCK (WR) S2/ (IO/M) S1 (DT/ R) S0 (DEN) QS0 (ALE) QS1 (INTA) TEST REDAY RESET GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK

4、GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 最大组态最大组态( (最小组态最小组态) ) l一、地址一、地址/数据总线数据总线 l二、地址二、地址/状态总线状态总线 l三、与三、与CPU工作方式无关的控制线工作方式无关的控制线 l四、与四、与CPU工作方式相关的控制线工作方式相关的控制线 l五、电源和地线五、电源和地线 8088的引脚分类的引脚分类 l（片间）总线的三态性（片间）总线的三态性 三态：三态：指输出

5、有逻辑高电平、逻辑低电平和浮空三种状态。指输出有逻辑高电平、逻辑低电平和浮空三种状态。 当处于浮空状态时，总线电路呈现极高的输出阻抗，如同当处于浮空状态时，总线电路呈现极高的输出阻抗，如同 与外界隔绝一样。与外界隔绝一样。 总线电路的这种三态性，既保证了在任何时刻，只允总线电路的这种三态性，既保证了在任何时刻，只允 许此刻进行信息交换的设备占用总线，其他设备与总线完许此刻进行信息交换的设备占用总线，其他设备与总线完 全脱离，不会影响信息的正常传递，又为其他快速信息传全脱离，不会影响信息的正常传递，又为其他快速信息传 递方式递方式(如如DMA)提供了必要条件。总线的三态性是现在问提供了必要条件。

6、总线的三态性是现在问 世的所有微处理器的共性。世的所有微处理器的共性。 微处理器微处理器(包括包括8088/8086)的地址总线、数据总线及部的地址总线、数据总线及部 分控制总线均采用三态缓冲器式总线电路。分控制总线均采用三态缓冲器式总线电路。 微机的总线结构微机的总线结构 23 1 8088引脚的分时复用引脚的分时复用 l8086/8088地址地址/数据线的分时复用特性数据线的分时复用特性 为了减少芯片上的引脚数目，为了减少芯片上的引脚数目，8086/8088CPU都采都采 用了分时用了分时/复用的地址复用的地址/数据、地址数据、地址/状态总线。状态总线。 当当CPU执行存储器读写或执行存储

7、器读写或I/O读写操作时，在读写操作时，在T1状态状态 时要给出被访问单元或端口的地址，然后再在读时要给出被访问单元或端口的地址，然后再在读/写信写信 号的控制下，传送要读号的控制下，传送要读/写的数据。所以地址信息和数写的数据。所以地址信息和数 据信息的传送在据信息的传送在时间上有先后次序，时间上有先后次序，可以分时共用总可以分时共用总 线。线。 时钟周期时钟周期(T(T状态状态) )：时钟周期是时钟周期是CPUCPU处理动作的最小时间单处理动作的最小时间单 位。微机系统的操作都是在系统时钟的严格控制下按顺位。微机系统的操作都是在系统时钟的严格控制下按顺 序进行的。序进行的。 8088CPU

8、8088CPU的标准时钟频率为的标准时钟频率为5MHz5MHz，故其时钟周期或，故其时钟周期或 一个一个T T状态为状态为200ns200ns。在。在IBM PCIBM PC中，系统时钟频率为中，系统时钟频率为 4.77MHz4.77MHz，故一个，故一个T T状态为状态为210ns210ns。 总线周期：总线周期：CPUCPU访问一次存储器或输入输出端口所需的时访问一次存储器或输入输出端口所需的时 间。访问一次即进行一次读或写。对于间。访问一次即进行一次读或写。对于8088CPU8088CPU，一次，一次 读读/ /写只能读写只能读/ /写一个字节。而写一个字节。而8086CPU8086CP

9、U，一次读，一次读/ /写能读写能读 / /写一个字。写一个字。 基本总线周期：基本总线周期：一个基本总线周期由一个基本总线周期由4 4个个T T状态状态组成，即组成，即T1T1、 T2T2、T3T3、T4T4。各状态时操作如下：。各状态时操作如下： T1T1：CPUCPU输出存储器或输出存储器或I/OI/O口地址信息并锁存；口地址信息并锁存； T2T2：CPUCPU输出读输出读/ /写控制信号；写控制信号； T3T3：数据有效；：数据有效； T4T4：完成数据传送。：完成数据传送。 总线周期的概念总线周期的概念 在使用在使用8088CPU8088CPU构成一个微机系统时，根据所连的存构成一个

10、微机系统时，根据所连的存 储器和外设规模的不同，储器和外设规模的不同，CPUCPU有两种不同的工作模式（有两种不同的工作模式（ 组态）。当系统规模较小时，系统的控制总线可直接由组态）。当系统规模较小时，系统的控制总线可直接由 CPUCPU的控制线供给，称为的控制线供给，称为最小工作模式或最小组态最小工作模式或最小组态。当。当 系统规模较大时，要求有较强的驱动能力和控制能力，系统规模较大时，要求有较强的驱动能力和控制能力， 8088CPU8088CPU需要借助总线控制器需要借助总线控制器82888288来形成各种控制信号来形成各种控制信号 ，称为，称为最大工作模式或最大组态最大工作模式或最大组态

11、。 8088CPU8088CPU通过其通过其P33P33引脚来区分它是处于最大组态还引脚来区分它是处于最大组态还 是最小组态，最大组态时该引脚接地，最小组态时该引是最小组态，最大组态时该引脚接地，最小组态时该引 脚接脚接+5V+5V电源。电源。 PC/XTPC/XT系统是最大组态。系统是最大组态。 8088CPU的两种工作模式 8088CPU的两种组态的两种组态 最小组态：最小组态：一般是单处理器系统一般是单处理器系统 最大组态：最大组态：一般是多处理器系统：主处理器，协处理器。一般是多处理器系统：主处理器，协处理器。 协处理器：协处理器：8088CPU常用的协处理器有：数学协处理器常用的协处

12、理器有：数学协处理器8087； 输入输入/输出协处理器输出协处理器8089。它们都有自己的指令。它们都有自己的指令 系统，可以对其编制程序。系统，可以对其编制程序。 最最 小小 组组 态态最最 大大 组组 态态 P33 MN/MX接接5VP33 MN/MX接地接地 构成单处理器系统构成单处理器系统构成多处理器系统构成多处理器系统 控制信号由控制信号由CPU提供提供控制信号由控制信号由8288提供提供 P170P172 8088的引脚功能的引脚功能 一、地址一、地址/数据总线数据总线 AD7AD0：分时复用，三态，需地址锁存：分时复用，三态，需地址锁存 A15A8：地址线，输出，三态地址线，输出

13、，三态 二、地址二、地址/状态总线状态总线 A19A16/S6S3：输出，三态。输出，三态。 访问存储器时，访问存储器时，T1状态时输出存储器的最高状态时输出存储器的最高4位地位地 址，需外部锁存。访问外设时，这址，需外部锁存。访问外设时，这4位不用，位不用，T1状状 态时全为低。态时全为低。 在在T1状态之后，这些线切换为状态信息，供状态之后，这些线切换为状态信息，供CPU 使用。使用。 8088的引脚功能的引脚功能 A19A16/S6S3： S4, S3 ：编码，指明当前正使用的段寄存器。编码，指明当前正使用的段寄存器。 其编码和使用的段寄存器如下：其编码和使用的段寄存器如下： 00为为E

14、S，01为为SS，10为为CS，11为为DS。 S5：输出输出, 指明中断允许标志指明中断允许标志IF的当前状态。的当前状态。 S6：没定义，始终为低电平。没定义，始终为低电平。 在在DMA方式时，这些线处于三态。方式时，这些线处于三态。 8088的引脚功能的引脚功能 三、与三、与CPU工作方式无关的控制线（工作方式无关的控制线（8条）条） P32RD：读信号，输出，三态。读信号，输出，三态。 进行存储器或进行存储器或I/O端口读操作，被访问单元使用这个端口读操作，被访问单元使用这个 信号打开数据门，使数据进入数据总线。信号打开数据门，使数据进入数据总线。 P22READY：输入。输入。CPU

15、寻址的存储器或寻址的存储器或I/O设备送来设备送来 的响应信号，高电平有效。当其有效时，将进行数的响应信号，高电平有效。当其有效时，将进行数 据传送。据传送。CPU在在T3周期的开始采样此线。若为低，周期的开始采样此线。若为低， 则在则在T3周期结束后插入周期结束后插入TW周期，直至周期，直至READY线变线变 高后，则在此高后，则在此TW 周期结束后，进入周期结束后，进入T4周期，完成周期，完成 数据传送。数据传送。 lP18INTR：输入输入 可屏蔽中断请求信号，电平触发输入信号，高电平可屏蔽中断请求信号，电平触发输入信号，高电平 有效。有效。CPU在每条指令周期的最后一个在每条指令周期的

16、最后一个T状态的起状态的起 始时刻采样这条线，以决定是否进入中断响应周始时刻采样这条线，以决定是否进入中断响应周 期。期。 lP17NMI：输入输入 非屏蔽中断请求信号，边沿触发信号，上升沿有非屏蔽中断请求信号，边沿触发信号，上升沿有 效。此线上的中断请求信号不能被效。此线上的中断请求信号不能被IF标志屏蔽。标志屏蔽。 若有请求，若有请求，CPU同样是在现行指令结束后响应。同样是在现行指令结束后响应。 8088的引脚功能 8088的引脚功能的引脚功能 lP21RESET：复位信号，输入，该信号使处理器立即：复位信号，输入，该信号使处理器立即 结束现行操作。该信号必须保持高电平至少四个时结束现行

17、操作。该信号必须保持高电平至少四个时 钟周期，以完成内部的复位过程。钟周期，以完成内部的复位过程。复位后，复位后，F、IP、 DS、ES、SS和指令队列都被清除，和指令队列都被清除，CS=0FFFFH。 所以当其变低时，所以当其变低时，CPU将从将从0FFFF0H处开始执行指处开始执行指 令。令。该处为只读存储器区，放一条无条件转移指令该处为只读存储器区，放一条无条件转移指令 转到引导程序。转到引导程序。 8088的引脚功能的引脚功能 lP23TEST：输入，由：输入，由WAIT指令测试的信号。若为有指令测试的信号。若为有 效低电平，执行效低电平，执行WAIT指令后面的指令，若为高电指令后面的

18、指令，若为高电 平，平，CPU处于空闲等待状态，重复执行处于空闲等待状态，重复执行WAIT指令。指令。 利用利用WAIT指令和这个引脚可以使处理器与外部硬指令和这个引脚可以使处理器与外部硬 件同步。件同步。 lP19CLK：时钟输入信号，一般由时钟发生器：时钟输入信号，一般由时钟发生器8284 给出。给出。 lP34 8088外部数据只有外部数据只有8位，因此没用。在最大组态位，因此没用。在最大组态 时恒接高电平。时恒接高电平。 对对8086，P34是是BHE/S7，它是高，它是高8位数据总线允许位数据总线允许/ 状态复用引脚。状态复用引脚。 8088的引脚功能的引脚功能 四、与四、与CPU工

19、作方式相关的控制线和状态线工作方式相关的控制线和状态线 最小组态下：最小组态下： P24INTA，CPU输出的中断响应信号输出的中断响应信号 P25ALE，地址锁存允许信号，地址锁存允许信号 P26DEN，数据允许信号，数据允许信号 P27DT/ R，数据收，数据收/发控制信号发控制信号 P28IO/M，存储器和，存储器和I/O口选择信号口选择信号 P29WR，CPU写信号写信号 P30HOLD，输入，总线保持请求信号，输入，总线保持请求信号 P31HOLA，输出，总线请求响应信号，输出，总线请求响应信号 最大组态下：最大组态下： P24P25 （QS1）（）（QS0）CPU指令队列状态信号，

20、编指令队列状态信号，编 码见书码见书P138表表4-2。 P28P27P26S2S1S0，这三条线是最大组态时，这三条线是最大组态时8088给给 8288总线控制器发送控制代码的。总线控制器发送控制代码的。8288根据这一组根据这一组 码产生有关存储器或码产生有关存储器或I/O访问的总线周期和所需要的访问的总线周期和所需要的 控制信号。这些状态线的编码见书控制信号。这些状态线的编码见书P138表表4-1。 P29LOCK：输出，三态。该信号由前缀指令：输出，三态。该信号由前缀指令LOCK使使 其有效，且保持该条指令执行完毕。当其有效时，其有效，且保持该条指令执行完毕。当其有效时， 别的总线设备

21、不能取得对系统总线的控制权。别的总线设备不能取得对系统总线的控制权。 8088的引脚功能 8088的引脚功能的引脚功能 P30P31 RQ/GT0，RQ/GT1：是最大组态下：是最大组态下DMA请请 求求/允许信号。每一个脚都是双向的。允许信号。每一个脚都是双向的。 RQ/GT0比比 RQ/GT1有更高的优先权。请求和允许的顺序如下：有更高的优先权。请求和允许的顺序如下： 1）要占用总线的的总线主设备输送一个宽度为一个）要占用总线的的总线主设备输送一个宽度为一个 时钟周期的脉冲给时钟周期的脉冲给8088，表示请求使用总线；，表示请求使用总线； 2）CPU在当前总线周期的在当前总线周期的T4状态

22、，输出一个宽度为状态，输出一个宽度为 一个时钟周期的脉冲给该总线主设备，作为让出总线一个时钟周期的脉冲给该总线主设备，作为让出总线 的应答信号。从下一个时钟周期开始，的应答信号。从下一个时钟周期开始，CPU释放总线。释放总线。 3）当总线主设备使用总线结束后，输出一个时钟周）当总线主设备使用总线结束后，输出一个时钟周 期的脉冲给期的脉冲给CPU，表示总线请求结束，表示总线请求结束，CPU在下一个在下一个 时钟周期开始又控制总线。时钟周期开始又控制总线。 8088的引脚功能的引脚功能 五、电源和地线 P40VCC：电源线，要求加5V10%的电压 P1 P20 GND：地线。 IBM PC/XT

23、CPU子系统子系统 IBM PC/XT的的CPU子系统除子系统除 了核心器件了核心器件8088CPU以外，还需以外，还需 要附加：要附加： l l 时钟发生器时钟发生器8284 l l 总线控制器总线控制器8288 l l 地址锁存器地址锁存器 l l 数据总线驱动器等数据总线驱动器等。 8088 34 32 29 31 30 17 23 33 22 19 21 18 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 26 27 28 25 24 BHE RD LOCK RQ/GT0 RQ/GT1 NMI TEST MX READY CLK

24、 RST INTR AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 A8 A9 A10 A11 A12 A13 A14 A15 A16/S3 A17/S4 A18/S5 A19/S6 S0 S1 S2 QS0 QS1 VCC AEN 8288 19 3 18 2 15 1 6 5 7 9 8 13 11 12 16 4 14 17 S0 S1 S2 CLK CEN IOB AEN ALE MRD MWT AMW IOR IOW AIOW DEN DT/R INTA MC/PD 8259A 11 10 9 8 7 6 5 4 18 19 20 21 22 23 24 25 27

25、1 3 216 17 26 12 13 15 D0 D1 D2 D3 D4 D5 D6 D7 IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 A0 CS RD WRSP/EN INT INTA CAS0 CAS1 CAS2 8088 34 32 29 31 30 17 23 33 22 19 21 18 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 26 27 28 25 24 BHE RD LOCK RQ/GT0 RQ/GT1 NMI TEST MX READY CLK RST INTR AD0 AD1 AD2 AD3

26、 AD4 AD5 AD6 AD7 A8 A9 A10 A11 A12 A13 A14 A15 A16/S3 A17/S4 A18/S5 A19/S6 S0 S1 S2 QS0 QS1 12 AEN BRD U7 74LS245 2 3 4 5 6 7 8 9 19 1 18 17 16 15 14 13 12 11 A1 A2 A3 A4 A5 A6 A7 A8 G DIR B1 B2 B3 B4 B5 B6 B7 B8 8284A 3 7 145 8 10 2 12 17 16 15 1 13 4 6 11 AEN1 AEN2 EFIREADY CLK RESET PCLK OSC X1 X

27、2 ASYNC CSYNC F/C RDY1 RDY2 RES U8 74LS373 3 4 7 8 13 14 17 18 1 11 2 5 6 9 12 15 16 19 D0 D1 D2 D3 D4 D5 D6 D7 OC G Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 14.31818 8284A时钟发生器时钟发生器 U4 8284A 3 7 145 8 10 2 12 17 16 15 1 13 4 6 11 AEN1 AEN2 EFIREADY CLK RESET PCLK OSC X1 X2 ASYNC CSYNC F/C RDY1 RDY2 RES 8088内没有时钟发生内

28、没有时钟发生 电 路 ，电 路 ， 8 2 8 4 就 是 供就 是 供 8088/86系列使用的单系列使用的单 片时钟发生器。它由片时钟发生器。它由时钟时钟 电路、复位电路、准备就电路、复位电路、准备就 绪电路绪电路3部分组成。部分组成。 CSYNC PCLK AEN1 RDY1 REDAY RDY2 AEN2 CLK GND Vcc X1 X2 ASYNC EFI F/C OSC RES RESET 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 8284引脚图 8284A时钟发生器时钟发生器 l时钟发生电路时钟发生电路 X1，X2：外接石英晶体连

29、接端：外接石英晶体连接端 EFI：外部振荡源输入端外部振荡源输入端 F/C：使用外振源还是由使用外振源还是由X1, X2端外接晶体振荡器，端外接晶体振荡器， 低电平时外接晶体振荡器。低电平时外接晶体振荡器。 CLK：振荡信号经振荡信号经3分频后产生的占空比为分频后产生的占空比为1/3的时钟的时钟 信号信号(4.77MHz) PLCK：对振源信号六分频，占空比为对振源信号六分频，占空比为1/2的外部时钟，的外部时钟， 供定时供定时/计数器使用。计数器使用。 8284A时钟发生器时钟发生器 l时钟发生电路时钟发生电路 OSC：晶振频率输出端，供显示器用：晶振频率输出端，供显示器用 PC/XT微机只

30、使用一片微机只使用一片8284A，外接，外接14.31818MHz 的晶体的晶体(这是这是IBM彩色图形卡上必须使用的频率彩色图形卡上必须使用的频率)，OSC 端输出端输出14.31818MHz的振荡信号，的振荡信号，CLK端输出端输出 4.77MHz的时钟信号，的时钟信号，PCLK端输出端输出2.38MHz的外部时的外部时 钟信号。钟信号。 CSYNC：时钟同步输入，为多个：时钟同步输入，为多个8284同步工作而设置，同步工作而设置， 对由对由EFI引入的外部振荡信号同步。使用引入的外部振荡信号同步。使用X1、X2晶振晶振 时，此脚接地。时，此脚接地。 8284A时钟发生器时钟发生器 l复位

31、电路复位电路 RES:复位信号输入，用于产生使系统复位的输出信号复位信号输入，用于产生使系统复位的输出信号RESET，一般，一般 来自电源电路。来自电源电路。 RESET:复位信号输出，由复位信号输出，由RES经时钟同步后输出，接到经时钟同步后输出，接到CPU的的 RESET端，供端，供CPU及整个系统复位用。及整个系统复位用。 l l 准备就绪电路准备就绪电路 RDY1，RDY2：准备就绪输入信号。有效时表明设备已经准备好传准备就绪输入信号。有效时表明设备已经准备好传 送数据。送数据。 AEN1，AEN2：用来决定对应的用来决定对应的RDY信号生效与否，若有效使信号生效与否，若有效使 RDY

32、1和和RDY2产生产生REDAY信号，否则插入等待周期。信号，否则插入等待周期。 READY：输出到输出到CPU的准备就绪信号的准备就绪信号 ASYNC：准备就绪输入信号和时钟信号进行同步的方式（两级同步准备就绪输入信号和时钟信号进行同步的方式（两级同步 或一级同步）选择输入端。或一级同步）选择输入端。 8284A时钟发生器时钟发生器 8284A8284A的功能：的功能： l l产生恒定的时钟信号产生恒定的时钟信号 l对准备好信号进行同步对准备好信号进行同步 l对复位信号进行同步对复位信号进行同步 l l外部信号外部信号RDY和和RES可以在任何可以在任何 时候到来，时候到来，8284A把它们

33、同步在把它们同步在 时钟下降沿时输出时钟下降沿时输出READY和和 RESET信号到信号到CPU。 U4 8284A 3 7 145 8 10 2 12 17 16 15 1 13 4 6 11 AEN1 AEN2 EFIREADY CLK RESET PCLK OSC X1 X2 ASYNC CSYNC F/C RDY1 RDY2 RES 8288总线控制器总线控制器 当当8088工作在最大组态方式工作在最大组态方式 时，就需要使用时，就需要使用8288总线控制总线控制 器来产生存储器和器来产生存储器和I/O端口读写端口读写 操作的控制信号。在最大组态操作的控制信号。在最大组态 的系统中，命

34、令信号和总线控的系统中，命令信号和总线控 制所需要的信号都是制所需要的信号都是8288根据根据 8088提供的状态信号提供的状态信号S0、S1、 S2输出的。输出的。 8288 19 3 18 2 15 1 6 5 7 9 8 13 11 12 16 4 14 17 S0 S1 S2 CLK CEN IOB AEN ALE MRD MWT AMW IOR IOW AIOW DEN DT/R INTA MC/PD IOB CLK S1 DT/R ALE AEN MRDC AMWC MWTC GND Vcc S0 S2 MCE/PDEN DEN CEN INTA IORC AIOWC IOWC 1

35、 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 8288引脚图 8288总线控制器总线控制器 译码器译码器 状态状态 发生器发生器 命令信号命令信号 MRDC MWTC AMWC IORC IOWC AIOWC INTA 控制逻辑控制逻辑 发生器发生器 控制信号控制信号 DT/R DEN MCE/PDEN ALE S0 S1 S2 CLK AEN CEN IOB 8288的框图如下： 8288总线控制器总线控制器 l总线控制信号总线控制信号 ALE：地址锁存允许信号地址锁存允许信号 DEN：数据允许信号数据允许信号 DT/R：数据发送数据发送

36、/接收控制信号接收控制信号 8288总线控制器总线控制器 l命令信号命令信号 INTA CPU中断响应的输出信号中断响应的输出信号 MRDC 对存储器读命令对存储器读命令 MWTC 对存储器写命令对存储器写命令 IORC 对对I/O口读命令口读命令 IOWC 对对I/O口写命令口写命令 AMWC 提前一个时钟周期对存储器写命令提前一个时钟周期对存储器写命令 AIOWC 提前一个时钟周期对提前一个时钟周期对I/O口写命令口写命令 8288总线控制器总线控制器 l逻辑控制信号逻辑控制信号 IOB：低电平时低电平时,8288处于系统总线方式处于系统总线方式,在这种方在这种方 式下，总线仲裁逻辑向式下

37、，总线仲裁逻辑向8288的的AEN输入端发送低电输入端发送低电 平，表示总线可供使用。在多处理器使用一组总线平，表示总线可供使用。在多处理器使用一组总线 的系统中必须使用系统总线方式。的系统中必须使用系统总线方式。 IBM/XT的的8288 即工作在此方式。即工作在此方式。 高电平时高电平时8288工作于工作于I/O总线方式，此时总线方式，此时I/O命令命令 总是允许的。在多处理器系统中，对于外部设备和总是允许的。在多处理器系统中，对于外部设备和 存储器总是归某个处理器使用，则可使用此方式。存储器总是归某个处理器使用，则可使用此方式。 CLK：接接8284的时钟输出信号。的时钟输出信号。 82

38、88总线控制器总线控制器 AEN：只有在该信号有效并延迟只有在该信号有效并延迟115ns后，后，8288才输才输 出命令信号和总线控制信号。即出命令信号和总线控制信号。即AEN为低电平时为低电平时 是是CPU控制总线；控制总线；AEN为高时是为高时是DMA控制总线。控制总线。 该引脚接来自总线仲裁电路的该引脚接来自总线仲裁电路的AEN BRD信号。信号。 CEN：该引脚接总线仲裁电路的该引脚接总线仲裁电路的AEN (即即AEN BRD 的反相信号的反相信号)。当。当AEN有效时，有效时，CEN为高电平，也为高电平，也 有效，有效，8288才处于正常工作状态才处于正常工作状态 MCE/PDEN：

39、设备级联允许信号设备级联允许信号/外部数据允许信号。外部数据允许信号。 在在IBM PC/XT中中8288工作在系统总线方式，又只工作在系统总线方式，又只 有一片有一片8259，即没有，即没有8259的级联，因此该信号未使的级联，因此该信号未使 用。用。 地址锁存器地址锁存器 l地址锁存器：地址锁存器： Intel8282或或74LS373 当地址锁存允许信号当地址锁存允许信号ALE被送被送 到到373的选通端的选通端G上时，上时，373就锁就锁 存送到它的数据输入端的数据。存送到它的数据输入端的数据。 当把一个低电平有效的信号送当把一个低电平有效的信号送 给输出允许端给输出允许端(OE)时，

40、时，373就把就把 锁存的数据从数据输出端输出。锁存的数据从数据输出端输出。 74LS373 3 4 7 8 13 14 17 18 1 11 2 5 6 9 12 15 16 19 D0 D1 D2 D3 D4 D5 D6 D7 OC G Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 双向总线驱动器双向总线驱动器 l双向总线驱动器双向总线驱动器 8088CPU数据总线的数据总线的负载能力是负载能力是 有限的。为了增加有限的。为了增加8088的负载能力，的负载能力， 尤其是组建较大系统时，在尤其是组建较大系统时，在8088和和 系统数据总线间需使用双向总线收系统数据总线间需使用双向总线收/

41、发驱动器。用于双向总线驱动器的发驱动器。用于双向总线驱动器的 芯片有芯片有8286和和74LS245。 G：控制驱动器控制驱动器A端和端和B端何时接通端何时接通 DIR：当当DIR输入高电平时。数据输入高电平时。数据 从从A传到传到B；当；当DIR输入低电平时。输入低电平时。 数据从数据从B传到传到A。 74LS245 2 3 4 5 6 7 8 9 19 1 18 17 16 15 14 13 12 11 A1 A2 A3 A4 A5 A6 A7 A8 G DIR B1 B2 B3 B4 B5 B6 B7 B8 IBM PC/XT 的控制核心的控制核心 l系统加电时，电源正常后送来系统加电时

42、，电源正常后送来5050s s的低电平信号，的低电平信号， 经经82848284同步后送出高电平的同步后送出高电平的RESETRESET信号给信号给80888088， 使系统复位。使系统复位。 l80888088处于最大组态，处于最大组态，82888288处于系统总线工作方式。处于系统总线工作方式。 当总线仲裁电路使当总线仲裁电路使82888288的的AENAEN为低电平时，表明为低电平时，表明 8088CPU8088CPU控制总线。控制总线。 l在总线周期在总线周期T1T1期间，期间，80888088输出地址信息，输出地址信息，82888288输输 出出ALEALE地址锁存信号，将地址信息选

43、通到地址锁地址锁存信号，将地址信息选通到地址锁 存器中，并在存器中，并在AENBRDAENBRD为低电平时把地址信息送到为低电平时把地址信息送到 地址总线上。地址总线上。 IBM PC/XT 的控制核心的控制核心 l从从T2T2开始，开始，AD7AD7AD0AD0切换成数据总线，同时切换成数据总线，同时82888288 据据S2S1S0S2S1S0发出数据允许信号发出数据允许信号DENDEN，控制数据收发，控制数据收发 器工作，把器工作，把80888088的的数据总线与系统数据总线接的的数据总线与系统数据总线接 通，并发出收通，并发出收/ /发控制信号发控制信号DT/RDT/R，控制数据传送，

44、控制数据传送 的方向。的方向。82888288还发出有关的读写命令，执行总线还发出有关的读写命令，执行总线 周期所规定的操作。周期所规定的操作。 lCPUCPU在在T3T3状态采样其状态采样其READYREADY信号（该信号由信号（该信号由82848284对对 RDY1RDY1同步后产生）。若此时同步后产生）。若此时READYREADY信号为低电平，信号为低电平， 则则T3T3状态后就插入状态后就插入TWTW等待状态，并在等待状态，并在TWTW状态开始状态开始 时继续采样时继续采样READYREADY线，直到线，直到READYREADY变高后才在下一变高后才在下一 个时钟周期进入个时钟周期进入

45、T4T4状态，结束本次总线周期。状态，结束本次总线周期。 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期 l时钟周期时钟周期(T状态状态)：时钟周期时钟周期是是CPU处理动作的最小时间处理动作的最小时间 单位。微机系统的操作都是在系统时钟的严格控制下按顺序单位。微机系统的操作都是在系统时钟的严格控制下按顺序 进行的。进行的。 8088CPU的标准时钟频率为的标准时钟频率为5MHz，故其时钟周期或一，故其时钟周期或一 个个T状态为状态为200ns。在。在IBM PC中，系统时钟频率为中，系统时钟频率为4.77MHz， 故一个故一个T状态为状态为210ns。 8088CPU的时钟频率是由时钟信号发生器的时钟频率是由时钟信号发生器8284A提供的，提供的， 它是将它是将14.318318MHZ晶振经晶振经8284A三分频后得到的。三分频后得到的。 l l 总线周期：总线周期：CPU访问一次存储器或输入输出端口所需的时访问一次存储器或输入输出端