verlog考前测试题(同名2498)(共3页)

1、填空题 1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。 2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书 写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。 3 在case语句中至少要有一条default语句 4. 已知x=4b1001,y=40110,则x的4位补码为4b1111，而y的4位的补码为4b0110 5. 在case语句中至少要有一条default语句。 6. 两个进程之间是并行语句。而在Alw

2、ays中的语句则是顺序语句。二、简答题（） 1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？ 2. 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？ 3. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？ 4VerilogHDL语言进行电路设计方法有哪几种5specparam语句和parameter语句在参数说明方面不同之处是什么。一、选择题：1、下列标示符哪些是合法的（）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（）A、xB、1C、0D、z3、现网中的值被解释为无符号数。在连续赋值语句中

3、，assignaddr3:0=-3;addr被赋予的值是（）A、4b1101B、4b0011C、4bxx11D、4bzz114、reg7:0mema255:0正确的赋值是（）A、mema5=3d0,B、8d0;C、1b1;D、mema53:0=4d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是()modulecode(x,y);moduletop;parameedelay1=1,delay2=1;.code#(1,5)d1(x1,y1);endmoduleendmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4b110

4、01,b=4bx110”选出正确的运算结果（）A、a&b=0B、a&b=1C、b&a=xD、b&a=x7、时间尺度定义为timescale10ns/100ps，选择正确答案（）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“currentvalue=%0b,a=%0d”,a,a)正确显示为（）A、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00001001,a=99、awaysbegin#5clk=0；#10clk=clk;end产生的

5、波形（）A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名definesuma+b+c下面宏名引用正确的是（）A、out=sum+d;B、out=sum+d;C、out=sum+d;D、都正确11.下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）(A)开关级(B)门电路级(C)体系结构级(D)寄存器传输级12.在verilog中，下列语句哪个不是分支语句？（）(A)if-else(B)case(C)casez(D)repeat13下列哪些Verilog的基本门级元件是多输出（）(A)nand(B)nor(C)and(

6、D)not14Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）(A)supply(B)strong(C)pull(D)weak15.元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为（）(A)1(B)2(C)3(D)416已知“a=1b1;b=3b001;”那么a,b（）(A)4b0011(B)3b001(C)4b1001(D)3b10117.根据调用子模块的不同抽象级别，模块的结构描述可以分为（）(A)模块级(B)门级(C)开关级(D)寄存器级18在verilog语言中，a=4b1011，那么&a=（）(A)4b1011(B)4b1111(C)1b1(D)1b019在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。(A)8(B)16(C)32(D)641.试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路2.试用verilog语言描述：图示为一