数字跑表课程设计

1、目 录一：设计目的2二：设计方案21.方案论证22.模块电路设计23.计时电路34.计数器模块35.数字跑表的流程图36. 控制信号的作用4三：设计总体框图5四：硬件电路设计与程序设计61. 设计思路62.控制模块63.十进制计数模块74.六进制计数模块75.数码管扫描模块76.七段译码显示模块8五：程序设计如下9六：编译仿真及硬件测试15 1.编译仿真152.顶层设计图153.仿真后得到如下仿真波形图16七. 硬件实验调试171.开始计时172.暂停173.清零18八实验心得及体会19九.参考文献20一：设计目的（1）学会利用Quartus和所学的数字电路知识，搭建复杂一点的数字电路或系统。

2、（2）学会使用EDA的程序语言FPGA/CPLD设计数字跑表，设计主要包括功能分析、方案设计和电路测试几个步骤。二：设计方案1.方案论证 数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零；当启动、暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计数。数字跑表的结构示意图如下：图1跑表示意图 2.模块电路设计数字跑表实际上为计数器，数据选择器，七段数码管译码器等模块构成，核心模块应为计数器，其次为暂停控制和清零控制。3.计时电路计时电路又分为百分秒计时电路、秒计时电路和分计时电路三个模块。百

3、分秒计时电路是一个100进制的计数器，以100Hz输入信号作为计数时钟，其进位信号作为秒计数电路的计数时钟，当秒计数器计满时，产生的进位信号又作为分计数电路的计数时钟。电路的暂停和复位信号用于控制计时的开始、停止和清零。4.计数器模块数字跑表的计时器功能是，当PAUSE为低电平时开始计数，百分秒低位自加一，加到九时归零，百分秒高位自加一，加到九时归零，且向秒位发出一个高电平，秒低位自加一，加到九时归零，秒高位自加一，加到五时归零，且向分位发出一个高电平，分低位自加一，加到六时系统清零。5.数字跑表的流程图数字跑表主要由计时器，七段数码管译码器组成。流程框图如图所示。数码管译码器百分秒计数器 C

4、LKmsl pause秒计数器 clr分计数器 图2程序流程图6. 控制信号的作用 表1 控制信号的作用复位clr异步复位信号，高电平有效pause同步暂停信号，低电平有效计数。sel共阴数码管的位选信号seg共阴数码管的段选信号 三：设计总体框图图3设计总体框图四：硬件电路设计与程序设计1. 设计思路 数字秒表电路计时范围的要求为0.011小时，即59分59.99秒，所以这就需要获得一个比较精确的计时基准信号，此基准信号可以由CPLD/FPGA试验箱提供的频率具体设定分频器。分频器在实验中显得很重要，因为如果分频的要求达不到，便会出现诸如缺少数字位、计时不精确等实验现象。六进制计数器针对10

5、秒和10分位，十进制针对0.01秒、0.1秒、1秒和1分位，这是根据不同的计数进位而设定的。电路还需要一个扫描电路，对每一位的计时结果进行不断的扫描，扫描的速度要大于输入信号的频率，避免出现扫描滞后、显示的结果不是当前结果的现象。扫描的同时还需要一个位码电路。位码电路的作用是将数字秒表的各位选中，以便七段数码管的显示。2.控制模块为了方便控制所有计数模块清零和使能功能需要设计一个控制模块，所以该模块的功能就是控制什么时候发出置零信号和使能信号来控制计数器工作。其模块图如下图所示： Clk为开始/暂停功能按钮（下降沿有效），初次按下它clc（控制计数器清零）为低电平，en（使计数器计数）为高电平

6、；再次按下它时，clc保持为低电平，en跳变为低电平，如此重复循环。Reset为清零按钮（下降沿有效），无论何时按下它时，clc跳变为高电平，en变为低电平，以达到使计数器清零的目的。3.十进制计数模块此模块的功能就是完成十进制的计数功能，同时输出进位信号。其模块图如下图所示：Clk为时钟信号输入端，rst为计数器清零端（高电平有效），en为计数器使能端（高电平有效）；daout为数据输出端，cout为进位信号输出端。4.六进制计数模块 此模块的功能就是完成六进制的计数功能，同时输出进位信号。其端口功能同十进制计数模块，在次不再重复诉说。5.数码管扫描模块该模块的功能是选择各个计数端口来的数据

7、，当相应的数据到来时，数据选择器选择数据后输出给七段译码器，同时输出位选信号，再接入到实验箱上的8字数码显示电路上就可显示了。 其模块图如下图所示：Clk为时钟信号输入端，msec1.minute2是各个计数端口来的数据的输入端，deout为数据选择器选择数据后输出端，sel为位选信号输出端。6.七段译码显示模块 该模块的功能就是把输入的四位二进制数据转换为七段数码管的显示编码，再输入到七段数码管中显示出数据。其模块图如下图所示：五：程序设计如下分频计的源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FP ISPORT(CLK: IN

8、STD_LOGIC;NEWCLK: OUT STD_LOGIC);END FP;ARCHITECTURE ART OF FP IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#29999#; BEGIN PROCESS(CLK) IS BEGIN IF CLK'EVENT AND CLK='1' THEN IF CNTER=10#29999# THEN CNTER<=0; ELSE CNTER<=CNTER + 1; END IF; END IF;END PROCESS;PROCESS(CNTER) ISBEGIN IF CNTE

9、R=10#29999# THEN NEWCLK<='1' ELSE NEWCLK<='0' END IF;END PROCESS;END ART;六进制计数器的源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TN6 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT INTEGER RANGE 0 TO 15;CARRY_OUT: OUT STD_LOGIC);END TN6;ARCHITECTURE ART

10、 OF TN6 ISSIGNAL CQI: INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1' THEN CQI<=0;ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI<5 THEN CQI<=CQI+1;ELSE CQI<=0;END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI=5 THEN CARRY_OUT

11、<='1'ELSE CARRY_OUT<='0' END IF;END PROCESS;CQ<=CQI;END ART;十进制计数器源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TN10 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT INTEGER RANGE 0 TO 15;CARRY_OUT: OUT STD_LOGIC);END TN10;ARCHITECTURE ART OF TN10

12、ISSIGNAL CQI: INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1' THEN CQI<=0;ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI<9 THEN CQI<=CQI+1;ELSE CQI<=0;END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI=9 THEN CARRY_OUT<=

13、9;1'ELSE CARRY_OUT<='0' END IF;END PROCESS;CQ<=CQI;END ART;扫描电路的源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN ISPORT(scanclk:in std_logic;count1,Count2,count3,count4,count5,count6:in std_logic_VECTOR(3 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(2 D

14、OWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY SCAN;ARCHITECTURE DATAFLOW OF SCAN ISSIGNAL SS:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(scanclk)beginIF(scanclk'EVENT AND scanclk='1')THENIF(SS="101")THENSS<="000"ELSESS<=SS+1;END IF;END IF;END PROCESS;S

15、<=SS;DOUT<=COUNT1 WHEN SS="000" ELSE COUNT2 WHEN SS="001" ELSE COUNT3 WHEN SS="010" ELSE COUNT4 WHEN SS="011" ELSE COUNT5 WHEN SS="100" ELSE COUNT6;END DATAFLOW;位码选择电路的源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.AL

16、L;ENTITY YIMA ISPORT(INP: IN STD_LOGIC_VECTOR(2 DOWNTO 0);OUTP: OUT BIT_VECTOR(7 DOWNTO 0);END YIMA;ARCHITECTURE ART OF YIMA ISBEGINOUTP(0)<='1' WHEN INP="000" ELSE '0'OUTP(1)<='1' WHEN INP="001" ELSE '0'OUTP(2)<='1' WHEN INP="

17、;010" ELSE '0'OUTP(3)<='1' WHEN INP="011" ELSE '0'OUTP(4)<='1' WHEN INP="100" ELSE '0'OUTP(5)<='1' WHEN INP="101" ELSE '0'OUTP(6)<='1' WHEN INP="110" ELSE '0'OUTP(7)<=&

18、#39;1' WHEN INP="111" ELSE '0'END ART;七位数码管显示电路的源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DELED ISPORT(NUM: IN STD_LOGIC_VECTOR(3 DOWNTO 0); A,B,C,D,E,F,G: OUT STD_LOGIC);END DELED;ARCHITECTURE ART OF DELED ISSIGNAL LED : STD_LOGIC_VEC

19、TOR(6 DOWNTO 0);BEGINPROCESS(NUM)BEGIN CASE NUM ISWHEN "0000" => LED <= "1111110"WHEN "0001" => LED <= "0110000"WHEN "0010" => LED <= "1101101"WHEN "0011" => LED <= "1111001"WHEN "0100"

20、=> LED <= "0110011"WHEN "0101" => LED <= "1011011"WHEN "0110" => LED <= "1011111"WHEN "0111" => LED <= "1110000"WHEN "1000" => LED <= "1111111"WHEN "1001" => LED <=

21、 "1111011"WHEN "1010" => LED <= "1110111"WHEN "1011" => LED <= "0011111"WHEN "1100" => LED <= "1001110"WHEN "1101" => LED <= "0111101"WHEN "1110" => LED <= "1001111&

22、quot;WHEN OTHERS => LED <= "1000111"END CASE;END PROCESS;A<=LED(6);B<=LED(5);C<=LED(4);D<=LED(3);E<=LED(2);F<=LED(1);G<=LED(0);END ART;六：编译仿真及硬件测试1.编译仿真当完成了以上秒表系统各个模块的VHDL设计，就可以使用Quartus对本设计进行编译和仿真。首先使用文本编辑器输入本设计的所有模块的源程序,先对各个模块进行编译和仿真，当所有模块全部编译通过和仿真功能正确后，就可以利用图形编辑工具完成顶层设计，其设计图如顶层设计图所示。然后再对图形编辑器编辑出的顶层设计图进行全程编译,通过之后就可以进行系统的整体仿了。其中各个模块的仿真已在模块设计中完成，在此从略,下面只说明系统的整体仿真。2.顶层设计图 在仿真中，合理选取start和reset信号，就可以进行系统的整体仿真了。3.仿真后得到如下仿真波形图7. 硬件实验调试1.开始计时2.暂停图为运行至5.42秒暂停3.清零八实验心得及体会从实验中，我对整个流程有了初步了解；对实验进行了深入学习，让我掌握硬件描述语言Veril