数字相机时序模拟技术研究

1、 摘摘 要要近年来，随着芯片制造工艺迅速提升（目前已开始大量采用0.13m 工艺） ，芯片单位面积集成度迅猛提高。受益于此，可编程逻辑器件（PLD）得以迅猛发展，使之具备了功耗低、体积小、集成度高、速度快及可重复编程和擦写等优点。PLD 中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文主要研究的是 CPLD 在 CMOS 数字相机中时序的应用。本文根据 CMOS 图像传感器芯片 OV7620 的工作原理和特点设计了一个数字相机时序模拟电路。该电路将模拟出 CMOS 图像传感器芯片 OV7620 的像素时钟、行同步和帧同步信号，并与上位机连接，实现图像灰度值的

2、数据传输。论文最后给出了数字相机时序的测试和实验得到的结果，并对其进行了简单的分析。关键词：数字相机关键词：数字相机 时序时序 模拟模拟 可编程逻辑器件可编程逻辑器件 图像传感器图像传感器 AbstractIn recent years, chip unit area integration rate swiftly and the chip manufacture craft promotion enhance violently(at present the 0.13m craft has been used massively).Profits in this, programmable

3、 logical component(PLD) could develop swiftly and violently, enhancing merits as low power loss, the small volume, the high integration rate, the speed quickly, duplicate programs and scratches writes and so on. The widest application one of PLD is scene programmable gate array (FPGA) and complex pr

4、ogrammable logical component (CPLD).The main research of this article is the application of CPLD at timing of the CMOS digital camera.This article has designed a section quite complete digital camera timing simulating circuit according to CMOS the image sensor chip OV7620.The circuit will analog the

5、 picture element clock, row synchronization and frame synchronization signal of CMOS the image sensor chip OV7620, and connect with computer, transmit the gradation value data of the picture. The paper finally has produced the result which the digital camera timing test and the experiment debugs obt

6、ains, and has carried on the simple analysis to it.Keywords: Digital camera Timing Simulating Complex pogrammable logic device Image sensor I目目 录录第一章第一章 绪绪 论论.11.1 数字相机的背景.11.2 数字相机时序模拟技术研究的意义.21.3 数字相机时序模拟技术研究的现状.31.4 数字相机时序模拟技术研究的主要内容.3第二章第二章 CMOS 图像传感器原理及其时序模拟图像传感器原理及其时序模拟.42.1 CMOS 图像传感器像元结构的种类.

7、42.2 CMOS 图像传感器 OV7620.62.3 可编程逻辑器件.92.4 对 CMOS 图像传感器时序模拟的意义.11第三章第三章 时序模拟电路硬件组成时序模拟电路硬件组成.133.1 EPM7128 芯片 .143.2 AVR 单片机 AT90S8515.153.3 USB 接口器件 PDIUSBD12.163.4 静态存储器 HM628512.17第四章第四章 时序模拟软件原理分析时序模拟软件原理分析.194.1 模拟时序要求.194.2 设计方案及实验结果.204.3 时序信号的对比.25第五章第五章 硬件电路设计及测试结果硬件电路设计及测试结果.285.1 硬件电路设计.285

8、.2 测试结果.29结结 论论.34参考文献参考文献.35致致 谢谢.361第一章第一章 绪绪 论论1.1 数字相机的背景数字相机的背景 一个制图专业人员在其购买的硬件中，用起来最得心应手的也许应算数字相机了。因为，除了文字字符外，设计中最关键的要素就是照相。无论从事专业级艺术品的创造，还是公司业务通讯的版面设计、Web 页面的制作，使用的大多数图像都是通过镜头拍摄下来的。直到最近，图像的数字化仍然是通过扫描仪实现的。初级水平的数字相机尽管拍摄起来很方便，但图像质量较差，价格也很昂贵。不过这种情况已经有了改变，数字相机的图像质量得到了极大的提高。当前，众多厂商在市场上推出了新型的百万像素中档相

9、机，其分辨率要比去年同期的数字相机高 34 倍，且价格相差不多。这意味着，直接成像的数字相机已经真正成为一种可选的产品，即使对那些对图像质量要求较高的专业人员及预算不多的用户来说，也是如此。数字相机作为工具，必须满足某些基本条件。首先是图像质量，最好能与使用胶卷拍得一样清晰。精确聚焦、曝光控制、取景控制、闪光灯控制等功能如何，都是影响成像质量优劣的关键因素。理想情形是，数字相机应能装入口袋，带可充电电池，能存储 100 幅图像。在 CMOS 和 CCD 诞生之前，已经出现了 MOS 图像传感器。60 年代就有采用 NMOS 和 PMOS 工艺制造固态传感器的报道。1966 年，西屋公司开发了

10、5050 的单片式光电晶体管阵列。1967年，仙童公司报道了 100100 的光电二极管阵列。1968 年，英国的Noble 描述了利用表面光电二极管和埋沟道光电二极管制造图像传感器，讨论了用于读出电荷的积分放大器。1970 年，Fry Noble 和Ryceoft 探讨了固定模式噪声（FPN）的形成和抑制方法，固定模式噪声一直是 CMOS 的主要问题。CMOS 数码相机的发展很大程度上2取决于 CMOS 传感器的发展。70 年代出现的 CCD 具有许多优点，其固定模式噪声可以忽略。但是人们并没有放弃对 CMOS 的研究，日立、三菱等研究机构曾推出基于 MOS 图像传感器的照相机，但是成像质量

11、不如当时生产的 CCD。80 年代中后期，当 CCD 在可见光领域得以广泛应用时，有的混合式红外焦平面阵列采用了 CMOS图像传感器。 由于 CMOS 工艺的成熟和固体图像传感器技术的研究成果，CMOS 图像传感器发展很快，国外各大公司和科研机构已经开发出多种类型的 CMOS 图像传感器和以 CMOS 图像传感器为核心的摄像系统。低分辨率的有 Pinkhill 公司生产的广泛应用于娱乐和玩具行业的 CMOS 图像传感器芯片、英国 VLSI Vision 公司生产的用于儿童娱乐时即时拍照的新概念相机、韩国汉城国立大学电子工程学院集成系统实验室利用 64256 像素 CMOS 图像传感器阵列开发的

12、指纹识别系统等。在中、高分辨率领域中，美国贝尔实验室研制的256256 元 CMOS 有源像素传感器（CMOS-APS）的像素尺寸为20m20m，在单一 5V 电压下工作，动态范围可达 72dB，英国VLSI 公司生产的 785586 像素 CMOS 图像传感器，美国喷气推进实验室为国家航空和宇宙航空局设计制造了用于彩色相机的10241024 像素 CMOS-APS。CCD 技术在过去 15 年里一直主宰着图像传感器市场，十年来大规模集成电路的工艺成就，使今天CMOS 图像器件及其支撑外围电路的设计条件，比过去好了很多，研究 CMOS 图像传感器再次成为热点。美国、日本等国家和欧洲的一些国家均

13、投巨资开发、研究 CMOS 图像传感器，并取得令人满意的成果。1.2 数字相机时序模拟技术研究的意义数字相机时序模拟技术研究的意义 本课题研究了 CMOS 图像传感器的发展历史，性能特点，工作原理，在实验系统设计中，以 OV7620，OV9620 等图像传感器为研3究的核心，分析其工作时序，在 CPLD 中模拟了图像传感器的时序设计，使系统具有集成度高，稳定性和灵活性强的特点。并且具有工作稳定，功耗低等优点。传统的驱动时序设计，包括用单片机产生时序，EPROM 产生时序，数字电路直接产生时序等方法，不同程度的存在集成度低，灵活性差（不利于调试和修改设计），不适合设计高速时序电路等缺点。而本设计

14、采用大规模可编程逻辑阵列实现，电路可靠，器件延时时间短。大大减小了电路板的体积，降低了电路功耗，增加了可靠性。论文中涉及到的关于这款芯片的使用方法，CMOS 图像传感器的时序设计流程以及硬件电路设计方法对今后的设计工作有一定的借鉴意义。1.3 数字相机时序模拟技术研究的现状数字相机时序模拟技术研究的现状 在国内，中国科学院已对此类项目进行了研究，他们所研究的大面阵 CMOS 图像传感器的成像系统中以 FILLFACTORY 公司的IBIS5-A-1300 图像传感器为成像核心，通过研究其特有的双快门模式卷帘式快门和同步式快门，以及分析其工作时序，用 VHDL语言在 FPGA 上实现了传感器的时

15、序设计。1.4 数字相机时序模拟技术研究的主要内容数字相机时序模拟技术研究的主要内容本文主要研究了 CMOS 图像传感器 OV7620 产生的像素时钟、行同步和帧同步时序信号，基于对可编程逻辑器件 CPLD 芯片和相关软件的学习，对其时序信号进行模拟研究。4第二章第二章 CMOS 图像传感器原理及其时序模拟图像传感器原理及其时序模拟2.1 CMOS 图像传感器像元结构的种类图像传感器像元结构的种类 已设计出的 CMOS 图像传感器像元结构有光电二极管型无源像素（MOS-PPS）结构、光电二极管型有源像素（PD-CMOS-APS）结构和光栅型有源像素（PG-CMOS-APS）结构等三种类型。 1

16、. MOS-PPS 的像素结构 光电二极管型 CMOS 无源像素传感器（CMOS-PPS）的结构自从1967 年 Weckler 首次提出以来，实质上一直没有变化。它由一个反向偏置的光电二极管和一个开关管构成。当开关管开启，光电二极管与垂直的列线连通。位于列线末端的电荷积分放大器读出电路保持列线电压为一常数，并减少 KTC 噪声。光电二极管受光照将光子变成电子，通过行选择开关将电荷读到列输出线上。当光电二极管存贮的信号电荷被读出时，其电压被复位到列线电压水平。与此同时，与光信号成正比的电荷由电荷积分放大器转换为电荷输出。光电二极管型 CMOS-PPS 的像素时钟结构见图 2.1。 2. CMO

17、S-APS 的像素结构 光电二极管列输出线行选择开关图 2.1 光电二极管型 CMOS-PPS 的像素结构图 5几乎在 CMOS 无源像素传感器（CMOS-PPS）像素结构发明的同时，人们就很快认识到在像元内引入缓冲器或放大器可以改善像元的性能。光敏二极管型有源 CMOS 图像传感器通过复位开关和行选择开关将放大的光电产生的电荷读到感光阵列外部的信号放大电路。每个像元内部都包含一个有源单元，既包含有一个或多个晶体管组成的放大电路，在像元内部先进行电荷放大，再被读出到外部放大电路。在像元内部对电荷信号进行放大，并且可以像 DRAM 那样被单独选址和读出。光电二极管型 CMOS-APS 的像素结构

18、图见图2.2。CMOS 图像传感器具有的一个很大的优点是它只要求一个单电压来驱动整个装置。不过设计者仍应谨慎地布置电路板以驱动芯片。根据一般的实际要求，数字电压和模拟电压之间应尽可能地分离开以防止有害的串扰。因此良好的电路板设计、接地和屏蔽就显得非常重要。尽管这种图像传感器是一个 CMOS 装置并具有标准的输入/输出（I/O）电压，但它实际的输入信号相当小，而且对噪声也很敏感。到目前为止，已设计出高集成单芯片 CMOS 图像传感器。设计者力图使有关图像的应用更容易实现。许多功能包括自动增益控制（AGC） 、自动曝光控制（AEC） 、伽玛校正、背景补偿和自动黑电平校正。所有的彩色矩阵处理功能都被

19、集成在芯片上。CMOS 图像传感器允许片上的寄存器功能可以通过 I2C 总线编程来实现参数复位键光敏二极管DD行选择开关列输出线 图 2.2 光敏二极管型 CMOS-APS 的像素结构图6设定功能，有很宽的动态范围，抗浮散且几乎没有拖影。 2.2 CMOS 图像传感器图像传感器 OV7620OV7620 是 OMNIVISION 公司生产的高度集成的 1/3 英寸单芯片 CMOS 图像传感器。它是基于线线传输的场积分读出系统和以像素同步读出为原理的电子快门。此设备合并了一个帧频高达每秒 30帧的 640 480 分辨率的图像阵列，一个模拟信号处理器，双向 10位 A/D 转换器，模拟视频开关、

20、数字编译器和视频口、I2C 总线及其寄存器，数字控制电路。OMINVISION 公司所有的传感器产品均利用先进的算法去除FPN（固定图形噪声） ，消除拖尾效应，彻底的减小光晕。通过串行I2C 总线控制包括曝光，增益，白平衡，色彩饱和度，色调控制，开窗口等功能。此器件可通过编程选择输出 16 位图像数据还是 8 位图像数据。数字相机绝大多数的信号处理是在模拟处理模块中实现的，它可以实现颜色分离、矩阵转换、AGC、系数矫正、色彩矫正、色彩平衡、黑电平校准、平滑、光圈矫正、照度和色度图像的控制、抗混淆滤波。模拟视频信号是根据下式定义的：Y0.59G+0.31R+0.11B；其中 R、G、B 是每个像

21、素中的相应的颜色成分UR-Y VB-Y另一种输出数据模式是 YCrCb，它的公式如下： Y0.59G+0.31R+0.11BCr=0.713（R-Y）Cb=0.564（B-Y)YCrCb/RGB 原始数据信号送入两个 10 位 A/D 转换器，一个转换器供 Y、R、G 通道使用，另一个供 CrCb 和 BG 通道共用。A/D转换数据线安装在数字编码器内部，数据视频口具有 16 位或 8 位数7据开关。OV7620 为黑白图像传感器。在黑白工作模式下，UV 端口被置于三态，所有的数据均从 Y 端口输出。OV7120 支持编程交换Y/UV 或 RGB 输出字节的重要性。Y7Y0 默认的顺序是：Y7

22、 是最重要的，Y0 是最不重要的。交换后，Y7 就是最不重要的，Y0 是最重要的，其余位按对应位置交换。OV7620 提供标准的视频时钟信号如：VSYNC、HREF、PCLK、FODD、CHSYNC。前三种信号对电路的设计起重要的作用。本设计将对 VSYNC、HREF 和 PCLK 这三种时钟信号进行模拟研究。 （如图 3.4 所示） 。PCLK HREF PIXEL DATA a水平时序图 VSYNCHREF b垂直时序图 图 2.3 OV7620 的水平及垂直时序中的行场同步信号 VSYNC：垂直同步脉冲，即帧（场）同步时钟。它的一个上升沿来临时，HREF 有效。当下一个上升沿来临时，标志

23、着一整帧图像结束。HREF：水平有效数据窗口。亦称行同步，标志水平方向的有效数据。即当 HREF 为高时，PCLK 有效。当 HREF 为低时，PCLK8无效。PCLK：像素时钟信号。用于锁存有效数据，数据上升沿锁存。场（帧）同步信号表明新一帧图像数据输出的开始，行同步信号则保证在其有效时输出的是指定窗口内的像素图像数据，每个像素时钟周期内输出一个像素的图像数据。在默认状态下，CMOS 图像传感器在像素时钟的下降沿更新输出图像数据（8 位灰度图像） ，并在上升沿稳定下来。CMOS 图像传感器 OV7620 产生的时序图如图 2.4 和图 2.5：图 2.4 相机的行同步 HREF(CH1)和像

24、素时钟 PCLK(CH2)在图 2.4 中，CH1 为行同步 HREF 波形图，CH2 为像素时钟PCLK 波形图，通过对 OV7620 的学习，可以得知在每一个行同步信号有效时间内有 640 个像素时钟信号。行同步波形像素时钟波形9图 2.5 相机的帧同步 VSYNC(CH1)和行同步 HREF(CH2)时钟 在图 2.5 中，CH1 为帧同步 VSYNC 波形图，CH2 为行同步HREF 波形图，通过对 OV7620 的了解，在两个场同步信号之间有480 个行同步信号，这种数据对应关系对我们以后基于可编程逻辑器件模拟时序起着重要的作用。2.3 可编程逻辑器件可编程逻辑器件在数字电子系统领域

25、，存在三种基本的器件类型：存储器、微处理器和逻辑器件。存储器用来存储随机信息，如数据表或数据库的内容。微处理器执行软件指令来完成范围广泛的任务，如运行文字处理程序或视频游戏。逻辑器件提供特定的功能，包括器件与器件间的接口、数据通信、信号处理、数据显示、定时和控制操作、以及系统运行所需要的所有其它功能。2.3.1 固定逻辑与可编程逻辑固定逻辑与可编程逻辑逻辑器件可分为两大类:固定逻辑器件和可编程逻辑器件。一如其名，固定逻辑器件中的电路是永久性的，它们完成一种或一组功能，一旦制造完成，就无法改变。另一方面，可编程逻辑器件（PLD）是能够为客户提供范围广泛的多种逻辑容量、特性、速度和电压参数的标准成

26、品部件，而且此类器件可在任何时间改变，从而完成许多种不同的功能。 帧同步波形行同步波形BOXINGHREFBOXING 10对于固定逻辑器件，根据器件复杂性不同，从设计原型到最终生产所需要的时间可从数月至一年多不等。而且，如果器件工作不合适，或者如果应用要求发生了变化，那么就必须开发全新的设计。设计和验证固定逻辑的前期工作需要大量的非重发性设计成本（NRE）。NRE 代表在固定逻辑器件最终从芯片制造厂制造出来以前客户需要投入的所有成本包括工程资源、昂贵的软件设计工具、用来制造芯片不同金属层的昂贵光刻掩膜组以及初始原型器件的生产成本。这些 NRE 成本可能从数十万美元至数百万美元。 对于可编程逻

27、辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。然后，可快速将设计编程到器件中，并立即在实际运行的电路中对设计进行测试。原型中使用的 PLD 器件与正式生产最终设备（如网络路由器、DSL 调制解调器、DVD播放器、或汽车导航系统）时所使用的 PLD 完全相同。这样就没有了 NRE 成本，最终的设计也比采用定制固定逻辑器件时完成得更快。采用 PLD 的另一个关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。这是因为 PLD 基于可重写的存储器技术，要改变设计，只需要简单地对器件进行重新编程。一旦设计完成，客户可立即投入生产，只需要利用最终软件设计文件简

28、单地编程所需要数量的 PLD 就可以了。2.3.2 PLD 的发展的发展20 世纪 80 年代迅速发展起来的可编程逻辑器件（PLD），是可由用户编程、配置的逻辑器件。PLD 适宜于小批量生产的系统，或在系统开发研制过程中采用。因此在计算机硬件、自动化控制、智能仪表、数字电路系统等领域中得到了广泛应用。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字设计方法带来了重大变化。现在的 PLD 产品比较起来无论是集成度还是灵活性都很高。随着双极性 TTL 工艺向 CMOS 技术的转移，PLD 器件在 80 年代得以迅猛发展，至今已经历了大致四个阶段：11第一阶段包括

29、可编程只读存储器 PROM 和可编程逻辑阵列 PLA器件。第二阶段开发了可编程阵列逻辑 PAL 器件。第三阶段出现了 CMOS 电路可擦型器件，先后研制成功紫外线可擦和电可擦的可重复编程器件，其主要代表为通用阵列逻辑器件GAL。第四阶段出现完全不同于 PROM 和 PAL 结构的 PLD 器件。例如逻辑单元阵列 LCA、宏单元可编程逻辑器件 MPLD 以及现场可编程门阵列 FPGA 和在系统可编程 ISP 逻辑器件等。2.4 对对 CMOS 图像传感器时序模拟的意义图像传感器时序模拟的意义近几年，CMOS 面阵光电转换器件得到发展，这对开发实用、价廉、小体积的数码相机非常有用。CMOS 器件与

30、 CCD 相比，CMOS 很容易与 A/D 电路、数字信号电路等电路集成在一起，CMOS 芯片生产成本低，成品率高，并且明显降低了功耗。此外，CCD 只能单一地锁存落到成千上万的采样点上的光线的状态，而CMOS 则可以完成其他许多功能，如模/数转换、负载信号处理、白平衡处理等，还有可能在不会大幅度提高成本的前提下增加 CMOS的密度和位深度。鉴于上述原因对 CMOS 图像传感器 OV7620 进行时序模拟研究将带动数码相机产业的迅猛发展。本设计用可编程逻辑器件 CPLD 对 OV7620 等 CMOS 图像传感器的时序进行模拟，这不仅仅是对可编程逻辑器件的学习，更是对CMOS 图像传感器的深入

31、研究。将证实在没有图像传感器的情况下，如何用可编程逻辑器件对其时序进行模拟，这将对基于 CMOS 图像传感器的其它实验有很大的借鉴意义。可编程逻辑器件的高性能及其各种优点将得以印证。 CMOS 图像传感器的价格非常高，如果没有确定外围电路的正确与否，而把如此昂贵的芯片直接焊到电路中，危险系数很大。此时，对可编程逻辑器件 CPLD 的应用就显得非常的重要了，用可编程逻辑器件 CPLD 把 CMOS 图像传感器要达到的时序模拟出来，这12种优越性非常可观。还可以用单片机来控制可编程逻辑器件 CPLD所模拟的各种 CMOS 图像传感器芯片的时序，实现了 CPLD 同时对多种 CMOS 图像传感器芯片

32、时序的模拟。13第三章第三章 时序模拟电路硬件组成时序模拟电路硬件组成 本系统主要应用到单片机 CPLD 逻辑控制器件 EMP7128，静态存储器 HM658512，单片机 AT90S8515，USB 接口芯片PDIUSBD12 等，由这些器件组成的硬件电路对 OV7620 等 COM 图像传感器的时序信号（像素时钟、行同步和帧同步）进行模拟。下文将具体对各部分器件结构及其原理进行简单的介绍，系统框图如图 3.1 所示：图 3.1 硬件系统框图 在图 3.1 这个系统图中，可以在上位机上设计不同型号的CMOS 图像传感器的选择界面，选择其中的一种开始模拟。这时上位机通过 USB 接口把命令发给

33、单片机，单片机再控制可编程逻辑器件 CPLD 开始时序模拟；同时也可以经上位机通过 USB 接口把一幅图像的灰度数据存储在静态存储器 HM658512 中，当单片机收到上位机发出命令时，控制可编程逻辑器件 CPLD，开始模拟数据时序，同时读取静态存储器里的图像灰度值，并由数据输出口输出，这样就模拟出了一个虚拟的数字相机的 CMOS 图像传感器。USB 接口器件PDIUSBD12CPLD 逻辑控制EMP7128上位机单片机AT90S8515静态存储HM658512143.1 EPM7128 芯片芯片CPLD 是一种整合性较高的逻辑元件。由于具有高整合性的特点，故其有性能提升，可靠度增加，PCB

34、面积减少及成本下降等优点。CPLD 元件，基本上是由许多个逻辑方块（Logic Blocks）所组合而成的。而各个逻辑方块均相似于一个简单的 PLD 元件（如22V10）。逻辑方块间的相互关系则由可编程的连线架构，将整个逻辑电路合成。 Altera 公司作为全球最大的可编程逻辑器件供应商之一，可提供 MAX7000S(E)、MAX7000A(AE)、MAX7000B、FLEX6000A、FLEX10KA、FLEX 10KE 等系列产品。这些产品可用于组合逻辑、时序、算法、双端口 RAM、FIFO 的设计。在加 ALTERA 公司的 MAX+PLUS II 10.2 开发软件集设计输入、处理、校

35、验和器件编程于一体，集成度高，开发周期短。 EPM7000 系列 CPLD 器件的性能特点:以第二代多阵列矩阵（MAX）结构为基础，是一种高性能CMOS EEPROM 器件； 通过 JTAG 接口可实现在线编程（ISP）； 逻辑密度为 6005000 个可用编程门电路，128 个宏单元； 引脚到引脚的逻辑延时为 5.0ns，计数器工作频率可达到178MHz； 有集电极开路选择，可编程宏单元触发器； 具有专有的清除、时钟、输出使能控制； 包括一个可编程的程序加密位，全面保护专利设计。 EPM7128SL84-15 的各项参数: 可用门数目:2500 宏单元数目:128 逻辑阵列块数目:8 最大用

36、户 I/O 数目:100 tPD(ns):6 15 tSU/ns:5 tFSU/ns:2.5 tC01/ns:43.2 AVR 单片机单片机 AT90S8515AT90S8515是基于增强的AVR RISC结构的低功耗的8位CMOS微控制器。由于其先进的指令集以及单时钟周期指令执行时间，AT90S8515的数据吞吐率高达1MIPS/MHz，从而可以缓减系统在功耗和处理速度之间的矛盾。下面是特性简介：高性能、低功耗的 8 位 AVR 为处理器RISC 结构130 条指令大多数指令执行时间为单个时钟周期32 个 8 位通用工作寄存器全静态工作工作于 16MHz 时性能高达 16MIPS只需两个时钟

37、周期的硬件乘法器非易失性程序和数据存储器8K 字节的系统内可编程 Flash 擦写寿命：10000 次具有独立锁定位的可选Boot代码区通过片上Boot程序实现系统内编程真正的读写内操作512字节的EEPROM檫写寿命：100000次512字节的片内SRAM达到64K字节的可选外部存储器空间可以对锁定位进行编程以实现用户程序的加密 外设特点具有独立预分频器和比较器功能的8位定时器/计数器一个具有预分频器、比较功能和捕捉功能的16位定时器/计数器三通道PWM16可编程的串行USART可工作于主机/从机模式的SPI串行接口具有独立片内振荡器的可编程看门狗定时器片内模拟比较器 特殊的处理器特点上电复

38、位以及可编程的掉电检测片内经过标定的RC振荡器片内/片外中断源三种睡眠模式：空闲模式、掉电模式及Standby模式 I/O和封装35个可编程的I/O口线40引脚PDIP封装，44引脚TQFP封装，44引脚PLCC封装与44引脚MLF封装 工作电压：AT90S8515：4.5-5.5 速度等级0-16MHz AT90S85153.3 USB 接口器件接口器件 PDIUSBD12PDIUSBD12 是一个性能优化的 USB 器件，通常用于基于微控制器的系统并与微控制器通过高速通用并行接口进行通信，也支持本地 DMA 传输。该器件采用模块化的方法实现一个 USB 接口，允许在众多可用的微控制器中选择

39、最合适的作为系统微控制器，允许使用现存的体系结构并使固件投资减到最小。这种灵活性减少了开发时间、风险和成本，是开发低成本且高效的 USB 外围设备解决方案的一种最快途径。PDIUSBD12 完全符合 USB1.1 规范，也能适应大多数设备类规范的设计，如成像类、大容量存储类、通信类、打印类和人工输入设备等。因此，PDIUSBD12 非常适合做很多外围设备，如打印机、扫描仪、外部大容量存储器（Zip 驱动器）和数码17相机等。现在用 SCSI 实现的很多设备，如果用 USB 来实现可以直接降低成本。 PDIUSBD12 挂起时的低功耗以及 LazyClock 输出符合ACPI、OnNOW 和 U

40、SB 电源管理设备的要求。低功耗工作允许实现总线供电的外围设备。PDIUSBD12 还集成了像 SoftConnect、GoodLink、可编程时钟输出、低频晶振和终端电阻等特性。所有这些特性都能在系统实现时节省成本，同时在外围设备上很容易实现更高级的 USB 功能。 3.4 静态存储器静态存储器 HM628512一般对图像帧存储器有如下要求：（1）高速存取，（2）存储量大，（3）非同步输入输出的存取。存储一帧或一场的图像的存储容量可以用下式计算： 存储容量1 帧（或一场）的扫描行数1 行的取样数量化位数 在系统中，一帧采集的图像为 640480 点阵，所以需要的存储容量为 300KB 左右。

41、 本设计中使用的存储器是 HITACHI 的 HM628512，它可以满足上述存储容量的要求。HM628512 是 512K 的 SRAM，它具有高密度、高性能、低功耗的特点。它的特性和指标如下： 高速访问周期：55/65/70ns（max） 低功耗：备用：10uw操作：75uw 5V 供电 完全的静态存储 通用输入输出数据端口：三态输出 TTL 兼容，支持电池供电 HM628512有5种工作方式，方式的选定是由三个信号的状态决定的。当为高时，片子未被选中，不工作；当为低时，读写功能就18由的状态决定。为了使得读写控制易于实现，实验中将引脚接地，片子的读写实现就是由一个信号来决定，为高，实现读

42、功能；为低，实现写功能。设计上，系统工作时，把一幅完整的图像写入 SRAM 中。可编程逻辑器件 CPLD 接到单片机的执行命令后，开始按位读取像素单元的灰度值数据。用可编程器件实现的系统功能比较简单易行、可靠，所以存储器的片选信号，地址产生信号都是由可编程器件（CPLD）产生的。19第四章第四章 时序模拟软件原理分析时序模拟软件原理分析4.1 模拟时序要求模拟时序要求OV7620是一种数字输出的图像传感器芯片，不需外接控制器就可以直接输出数字视频信号，芯片同时输出标准时序信号VSYNC（垂直同步信号）、HREF（水平同步信号）和PCLK（像素时钟），用作外部电路读取图像数据的参考信号。 它具有

43、如下显著特点： (1)640480的标准VGA图像分辩率，且输出高保真的数字化图像； (2)可逐行扫描或隔行扫描输出； (3)输出视频数据格式可为YCrCb 4:2:2、GRB4:2:2或RGB原始数据； (4)可输出标准NTSC或PAL制式时序； (5)通过I2C总线可灵活实现对OV7620各种工作模式的程控； (6)1500倍的自动曝光范围；(7)自动增益和白电平平衡控制； (8)能进行亮度、对比度、饱和度等多种调校功能； (9)输出窗口可从44640480之间任意调整（电子变焦）； (10)可输出单帧图像或单行图像；(11)单5V供电，工作功耗200mW，待机功耗100W。 如图 4.1

44、 所示，是要模拟的时序对比图。图 4.1 模拟时序对比图HREF：行同步PCLK：像素时钟VSYNC：帧（场）同步20在接口时序中，帧（场）同步信号表明新一帧图像数据输出开始，行同步信号则保证在其有效时（高电平）输出的是指定窗口内的像素图像数据，每个像素时钟输出一个像素的图像数据。在默认状态下，CMOS 图像传感器 OV7620 在像素时钟的下降沿更新输出图像数据，并在上升沿稳定下来。因此，可以将像素时钟脉冲信号作为顺序地址发生器的时钟输入及静态 RAM 的写入控制信号。每一个像素单元的灰度值数据将顺序在静态存储器 HM628512 的每一个单元中，每读出一个灰度值数据地址加一，直到帧（场）同

45、步来个高脉冲，一场的图像读取完毕。基于 CMOS 图像传感器的这种时序输出，结合 OV7620 的性能，我们将在可编程逻辑器件内模拟 CMOS 图像传感器的这三种时序。4.2 设计方案及实验结果设计方案及实验结果通过对CMOS图像传感器OV7620的学习，结合本设计要求对其信号进行模拟，来具体研究本设计。 本系统主要由应用到单片机 CPLD 逻辑控制器件 EMP7128，静态存储器 HM658512，单片机 AT90S8515，USB 接口芯片PDIUSBD12 等部分组成。在该系统中，我们用可编程逻辑器件CPLD 来模拟 CMOS 图像传感器（OV7620）产生的时序，主要包括像素时钟（PL

46、CK） 、行同步（HREF）和帧同步（VSYHC）这三个信号。通过对 CMOS 图像传感器的研究，我们将用 VHDL 语言在 CPLD 内对其时序进行设计。如图 4.2是本设计软件部分的系统框图：21图 4.2 系统框图如图 4.3 是本设计的总体逻辑电路图，DIV10 是把输入信号CLK 进行十分频的数字逻辑模块，它是这样实现的，先把 CLK 进行五分频，再得到十分频的 PCLK 的时序信号；HREF 是产生行同步信号的数字逻辑模块，它把 PCLK 做为输入信号，输出信号接到一个 D 触发器，它的作用是去除行同步输出信号里的毛刺干扰；VSYNC 是产生场同步的数字逻辑模块，在这个模块里产生的

47、另一个输出信号是 CTRL，它与 D 触发器出来的信号经过一个与门得到最后的 HREF 信号；DATAOUT 是用来产生一个黑白相间的图像时序的数字逻辑模块。场同步逻辑模块VSYNC行同步逻辑模块 HREF十分频逻辑模块 DIV数据输出逻辑模块DATAOUT27M 信号像素时钟 PCLK时序行同步 HREF 时序场同步 VSYNC时序数据输出 DATAOUT时序与逻辑模块22图 4.3 总体逻辑电路图这样我们就把 CMOS 图像传感器 OV7620 的像素时钟行同步场同步的时序模拟出来，下面我们将具体介绍各个数字逻辑模块是如何产生的。4.2.1 设计像素时钟时序设计像素时钟时序 PCLK图 4

48、.4 是实验得到的仿真图和数据：图 4.4 由 MAX+PLUS II 仿真出的像素时钟信号由于在本电路中我们采用的是 27MHZ 的晶振，如图 4.4 中，首先对其进行十分频得到 2.7MHZ 的时钟信号，也就是用周期为0.37s 的时钟信号来模拟 CMOS 图像传感器 OV7620 产生的像素23时钟 PLCK。在编程过程中，首先对输入信号 CLK 进行从 0 到 4 的上升沿记数，每一次记数结束都将有一个高电平。这样就成功对输入信号五分频得到信号 COUT。对于产生十分频信号，首先以五分频得到的信号 COUT 作为基准，每两个周期里我们这样处理，第一个上升沿不变，其他下降沿与上升沿取反。

49、这样利用信号的边沿进行触发，使信号的频率更加准确。因此，得到的信号 PCLK 就是要模拟的像素时钟信号，并完全达到设计要求。这一步将作为整个系统设计的第一步，并完成了第一个逻辑设计单元， 4.2.2 设计行同步时序设计行同步时序 HREF下面将对 CMOS 图像传感器 OV7620 进行下一步的研究，设计如何产生行同步 HREF 信号。由于 OV7620 图像采集系统输出的数字图像分辨率为 640480，通过计算并对比由示波器观察到OV7620 的数据，如图 4.5 中，可得知行同步信号的周期为318s，上升沿的来临将维持 238s 后得到一个下降沿，并维持80s 得到下一个上升沿。对于 0.

50、37s 的像素时钟信号，在行同步信号的高电平期间将有 N238s/0.37s 个像素时钟信号，根据这些数据用 VHDL 语言在MAX+PLUS II软件上，将这样设计产生行同步的信号，和上一步产生像素时钟信号有一定的相似之处。这里以像素时钟信号 PCLK 为输入信号，EN 为始能端，其工作方式为高电平有效，低电平无效对输入信号进行处理。通过以上的数据计算，对像素时钟上升沿开始记数，216 个像素时钟的低电平后产生一个640 个像素时钟的高电平，而这种高低电平的控制，又涉及到在设计场同步信号时的一个输出信号 CTRL，把这两个信号通过一个与逻辑模块来生成最后的行同步信号 HREF，通过这个与逻辑

51、模块所达到的功能是，当 CTRL 为高电平时行同步模块输出有效，为底电平时无效，这样就得到了正确的行同步信号 HREF。如图 4.5 是实验得到的仿真图和数据：24图 4.5 由 MAX+PLUS II 仿真出的行同步信号 HREF4.2.3 设计场同步时序设计场同步时序 VSYNCCMOS 图像传感器 OV7620 要求每一场由 480 个有效行同步信号，场同步上升沿的来临将结束对一幅图像每一个灰度值的读取。如图 4.6 是实验得到的仿真图和数据：图 4.6 由 MAX+PLUS II 仿真出的场同步信号 VSYNC通过对示波器上行同步 HREF 和场同步 VSYHC 波形的观察与研究，如图

52、 4.6 中，场同步信号的周期为 166ms，而高电平时间为960s；并且行同步下降沿来临后 1.6ms 场同步上升沿来临，场同步下降沿来临 11.6ms 后行同步上升沿来临；这里用行同步信号25HREF 做为输入信号，设计了两个输出信号 CTRL 和 VSYNC。对于输出信号 CTRL 是和 D 触发器输出信号通过与门产生行同步信号HREF 的，这在上一知识点中已经介绍。通过以上的数据计算，对CTRL 信号进行编程，当 CTRL 达到一个下降沿时设计一个迟来1.6ms 的持续 960s 的高电平，这样我们就得到了场同步信号， 4.2.4 设计黑白图像灰度值时序设计黑白图像灰度值时序 前几节已

53、经把 CMOS 图像传感器 OV7620 的三种时序设计出来，但可编程逻辑器件 CPLD 的功能还很强大，下面来设计一个黑白相间的图像灰度值数据时序。 在这里以像素时钟信号 PCLK 行同步信号 HREF 以及 CTRL 作为输入信号，如图 4.7 中，DATAOUT 为黑白图像灰度值输出信号。在一个场同步周期信号内，有 480 个行同步有效信号，每 60 个行同步信号来定义一个白或黑区间，这样就产生了如图 4.7 是仿真时序图：图 4.7 由 MAX+PLUS II 仿真出的黑白图像灰度值时序4.3 时序信号的对比时序信号的对比 这样，数字相机时序模拟的软件部分全部设计结束，通过MAX+PL

54、US II软件将它下载到硬件部分的 CPLD 内，并用示波器对其产生的模拟信号进行研究。26以上分别分析了，如何对输入信号 CLK 进行十分频，如何编程产生行同步时序和场同步时序进行了深入的研究与分析，如图 4.8是这几个信号仿真图的对比： 图 4.8 输入信号 CLK 和像素时钟 PCLK 及行同步 HREF 之间的对比在图 4.8 中可以直观的得到这样的对应关系：一个像素时钟信号周期内有十个 PCLK 输入信号，也就是说，已经成功把 27M 的输入信号 PLK 进行十分频，得到 2.7M 的像素时钟信号 PCLK。图 4.9 像素时钟信号 PCLK 和行同步信号 HREF 的对较 在图 4

55、.9 中 CLK 为输入信号，对其进行十分频得到像素时钟信号 PCLK；HREF 为行同步信号。 27图 4.10 行同步信号 HREF 和场同步信号 VSYNC 的对比 同样，在图 4.10 中 CLK 为输入信号，对其进行十分频得到像素时钟信号 PCLK；HREF 为行同步信号，VSYNC 为场同步信号。在本设计中可以知道 480 行同步上升沿信号后有一个场同步上升沿信号。28第五章第五章 硬件电路设计及测试结果硬件电路设计及测试结果5.1 硬件电路设计硬件电路设计本章根据要实现的模拟 CMOS 图像传感器时序的设计要求，以及前几章对各种应用器件的原理与结构的学习与了解，针对OV7620

56、图像传感器设计了图 5.1 电路原理路： 图 5.1 OV7620 图像传感器的外围电路29由于可编程逻辑器件 CPLD 要模拟多种 CMOS 图像传感器产生的时序图，并且为了控制每一种图像像传感器的模拟输出，把模拟产生的数据与上位机相连接，这里用到了单片机 AT90S8515 及USB 接口芯片 PDIUSBD12，如图 5.2 是这两个芯片与可编程逻辑器件连接的硬件电路图：图 5.2 单片机和 USB 接口芯片在本硬件电路设计中，可编程逻辑器件电源为+5V，像素时钟，行同步，场同步三个时序的输出引脚用插针接出，便于实验数据的测量；单片机采用上电复位电路；USB 接口芯片 PDIUSBD12

57、 采用8M 晶振，这样硬件部分电路全部设计结束。5.2 测试结果测试结果如下是本设计的硬件电路板的图片，以及用逻辑可编程器件和CMOS 图像传感器 OV7620 产生的时序信号（像素时钟、行同步和帧同步）的波形图的对比，软件程序及实验环境见附录：30图 5.3 本设计电路板的像素时钟信号波形 如图 5.3 中是由本设计产生的像素时钟信号波形，我们可以观察到它周期为 0.37s，正是把 27M 的输入信号 CLK 进行十分频所得到的像素时钟信号。图 5.4 本设计电路板的场同步信号的周期数值 如图 5.4 中是本设计产生的场同步信号，从图中可以直观的观31察到场同步信号的周期为 167.0ms。

58、通过计算正好有 480 个行同步信号，达到 CMOS 图像传感器 OV7620 的技术要求。图 5.5 本设计电路板的行同步 HREF(CH1)和像素时钟 PCLK(CH2)波形 如图 5.5 中行同步 HREF 和像素时钟 PCLK 的波形对比我们可以看到一个周期的行同步信号的有效时间是约为 238s，而每个像素时钟的周期为 0.37s，这样在一个行同步信号有效时间内的像素时钟个数 N238s/0.37s643 考虑到测量的误差和晶振的频率误差，我们可以认为电路达到了设计要求。图 5.6 本设计电路板的帧同步 VSYNC(CH1)和行同步 HREF(CH2)时钟波形 如图 5.6 是帧同步

59、VSYNC 和行同步 HREF 的时钟波形对比，行同步 HREF 波形像素时钟 PCLK 波形帧同步 VSYNC 波形行同步 HREF 波形32在对比中可以看到在一个场同步周期内有 480 个行同步信号，并且场同步上升沿来临结束一场的行同步信号输出。图 5.7 本设计电路板和 CMOS 图像传感器 OV7620 产生的像素时钟波形对比图 5.8 本设计电路板和 CMOS 图像传感器 OV7620 产生的行同步信号波形本设计产生的像素时钟波形OV7620 产生的像素时钟波形本设计产生的行同步波形OV7620 产生的行同步波形33图 5.9 本设计电路板和 CMOS 图像传感器 OV7620 产生

60、的场同步信号波形上面三个图是本设计电路板和 CMOS 图像传感器 OV7620 产生的三个时序波形对比，在这里可以直观的看到通过可编程逻辑器件CPLD 对 CMOS 图像传感器的像素时钟行同步场同步的时序模拟，完全达到了技术要求。而且在设计中，还做了一部分的扩展功能，加入了静态存储器，来实现对可编程逻辑器件 CPLD 模拟图像灰度值数据的存储功能；加入 AVR 单片机 AT90S8515 和 USB 接口器件PDIUSBD12 来实现单片机对可编程逻辑器件 CPLD 的控制，以及和上位机的连接，实现数据的传输，这一部分电路正在设计调试当中。OV7620 产生的场同步波形本设计产生的场同步波形3