移动设备低功耗CPU的原理

1、移动设备低功耗CPU的原理首先是为什么要降低功耗？第一， 延长移动设备一次充电后能使用时间；第二， 降低发热；第三， 也是为了安全考虑，因为PUI，当前MOS电路电压0.9V左右，所以当power几十W时，需要几十安电流，长时间就有可能烧坏芯片。基于以上原因，我们要进行低功耗设计。接着上图，power consumption公式：: Switching Capacitance, E: Energy, Pavg: Average Power有了power consumption公式，就能进行低功耗设计，基本思路如下图：具体Low power 方法如下: · Clock Gating：给

2、每个模块的clock加上gate，不需要时关闭gate, to minimize dynamic power· Power Gating：原理同上，minimize dynamic power and leakage power· Asynchronous circuit(异步电路)：对于asynchronous circuit大家第一反应好像是提高系统处理速度，其实因为asynchronous circuit需要使用多次handshake，处理速度未必比时序电路快多少。Asynchronous circuit另一个重要作用就是降低功耗，超过一半的power都是消耗在clo

3、ck tree及其连接的flip-flop上，使用asynchronous circuit能消除clock，从而消除clock tree降低功耗；· 降低频率：利用并行处理增加电路来降频，牺牲area降低功耗；· 降低电压：电压受频率影响，可以通过降低频率来降低所需电压。当频率降低，电路switch速度降低，所以能有更多时间去进行一次充电，因此所需充电电压降低(电压越大充电速度越快)。同时可通过pipeline，分割combinational logic(组合逻辑)，若同时保持frequency不变，circuit能有更多时间去进行一次充电,从而降低所需充电电压。·

4、; DVFS：动态电压频率调整，动态调整频率电压到需要的值，避免浪费，从而降低功耗· GALS：全局异步局部同步, 将系统划分成不同的clock domain,每个domain使用合适的clk frequency,避免frequency浪费，同时提高系统速度，也方便进行clock gating.· 再另外就是系统设计时考虑优化，如减少circuit switch，用RAM代替register file,减少存储器读写。-PS. 看到一个讲RTL power reduction不错的文章，跟大家分享下：Multicore（多核心）其实很早就应用在Dsp芯片组（基站里会看到很多

5、很多）了，所以不能说这是当前CPU最前沿的理念。多核也并不代表CPU的进化，核心数绝不是CPU的发展方向。因为无论是什么世代，多核都是一个可用的方案，也就是说，未来都可能一直沿用这个设计理念。当然，今后的多核，每个核的分工会细化，包括现在已经出现的big.little就可见一斑。多核处理器的始祖，Hydra结构。 多核处理器的始祖，Hydra结构。 对于多核体系，关注更多的是NoC（片上网络），属于芯片设计/算法的范畴，该领域会不断优化核与核之间的通信，通过异步的高速通信链接各个处理单元。因此，communication及netwoer领域正在向芯片尺度进一步入侵，学好微机理论对于各个方向都十

6、分重要。 既然多核并不代表CPU的发展方向，那CPU的发展方向又是什么呢？- CPU再具有主导地位，也只是半导体芯片中一个成员，一个系统里的一部分。我先从半导体制程角度写（因为没好好学设计），再从设计角度做个介绍： CPU的发展方向是：CPU会消失。 下面我将一步一步阐述这个观点- 短期而言（近5年），商用CPU的发展，在于SoC。 多核应用在CPU，其实是在晶片尺度接近物理极限下，功耗/散热/延迟/设计复杂度等问题遇到瓶颈时，为了满足摩尔定律无奈之举。而摩尔定律本身是一个经验公式，在摩尔大神提出以后，业界为了满足这个共识而不断压榨，以符合摩尔定律。而当特征尺寸不断缩小，以至于半导体物理基本假

7、设失效，现有科技无法再有效地缩小晶体管尺寸，不得已才扩大芯片本身的数目。 而SoC，简单来说就是将众多个核集成到一片上来，并且同时将内存等也集成到一起。Soc的极致，就是将硕大的一个电脑机箱微缩到一块芯片的大小。 而就目前3-5年而言，一种介于制程和封装间的技术-3D IC（三维集成电路）将逐步普及市场。三维集成电路其实很容易理解，如果说之前的芯片都是平房的话，三维芯片就是高楼，将几个平房叠在一起。本身也是一种Soc的集成方式，相较于之前的多核体系，减小了导线长度和延时及功耗。对于CPU而言，暂时还没有达到3D IC的范畴，暂时是只有成熟的FPGA和DRAM产品出现。3D IC的发展，大大增加

8、了SoC的可行性。3D集成发展地图3D集成发展地图3D结构与NoC关系Interconnect-Based Design Methodologies for Three-Dimensional Integrated Circuits Vol. 97, No. 1, January 2009 | Proceedings of the IEEE 无疑的，3D IC将在物理层面大大满足NoC的需求，TSV（硅穿孔）连接能使得整个网络的wire length（导线长度）大大缩短，能够解决RC Delay（理解成导线中电阻电容所带来的延迟就好了）所带来的困难，大大优化片上系统的综合能力。要说明，未来的3

9、D IC绝不会止步于将现有的2D芯片垂直整合。 当然，3D IC现在还面临这散热等诸多问题有待解决，但坚信其实能够成功市场化的工艺。如果散热问题能够得到很好的解决，未来的CPU将不再需要风扇，可惜散热实在是一个难题。 短期考虑，降功耗，新制程和新的设计将会是新CPU产品的买点，但已经临近质的改变的地步了。 为3D整合的未来举个栗子：这张图是A6芯片，未来通过3D互联技术，我们可以讲图中水平放置的各个模块垂直整合到仅有红色区域那么大的面积下，并且厚度并不会增加。这张图是A6芯片，未来通过3D互联技术，我们可以讲图中水平放置的各个模块垂直整合到仅有红色区域那么大的面积下，并且厚度并不会增加。 对于

10、更底层的半导体制程，Ivy Bridge的出现，代表FinFET开始大行其道，而HKMG技术的不断成熟，使得更高效能的晶片得以实现。去年12月的iedm已经见证了三星早存储领域的霸者地位，intel也展示了完整的Soc解决方案，IBM推出的ETSOI也十分值得关注。相信在今年6月的VLSI大会也会带来许多惊喜。个人对于A7芯片也是期待。FinFETFinFET 在一个3D的芯片中，随着高频技术的发展，层与层的互联甚至很可能将出现通过光子传递信息。 尺度的进一步缩减是必然，因为这能够降低成本与增加规模。也正是因此，使得IC产业走上两条交叠的道路（The Moores Low和More than

11、Moore ），3D IC或许可以解决燃眉之急，然而无法从根本上解决量子效应对半导体物理所带来的困扰。因此，要从根本上解决这个问题，就要从量子层面，甚至从第一性原理出发，而不是再继续使用半导体物理的近似公式。 而对于Si所面临的窘境，新材料的研究似乎是必须的，如若出现一种近乎完美的材料，未来会发生什么实在是难以预料。 CPU的发展也并不是孤立的，它需要与存储单元等相依相伴，对于下一世代的存储单元（如MRam，PCRam，R-Ram等），我们同样满怀期待，由于存储单元的物理结构交CPU而言简单，因此，最先进的半导体工艺会率先应用在记忆体（内存）上面，可以多多关注。 在可以预见的未来，如果能够研发

12、出一款同时滿足cache和内存的需求的产品(或flash或ram或是一个新的什么)，将内存集成到CPU里是必须的，然后可以一步步集成更多的单元。（这是自顶向下，也可以自底而上集成）图是研究计划。应该清楚的是，所决定投入的，基本上是能做到风险最低，良率最高。上图是研究计划。应该清楚的是所决定投入的，基本上是能做到风险最低，良率最高。 长远考量，半导体晶片可以依赖于：新型材料的发展（如CNTs及Graphene等），生物晶片（DNA晶片等），量子计算，光子芯片等，这个太远了，我了解不深，但是对于其的研究在世界顶级学术单位正如火如荼地进行着。 同时，预计以Graphene（石墨烯）为代表的二维材料（

13、各种纳米线，MoS等）会在十年内商用，因为其性能实在是太好了，但我并不看好Si会被C彻底取代。因为对于业界而言，换代的成本太大。-以上只是从工艺角度出发。而从设计的角度出发会更加生动直观：中央处理器的性能和速度取决于时钟频率（一般以赫兹计算，即Ghz ）和每周期可处理的指令。摩尔定律所引起的发展，将带来越来越快的时钟频率（就是我们买CPU时所关注的XX GHz），而随着半导体技术的发展，使得一个PE（processing element处理单元）能够在一个时钟周期内完成信息的传输与处理。在物理层能够满足PE间高效通信的前提下，每个PE所处理的对象不断细化，多核体系下的每个核各司其职，与许多存储单元新罗棋布地布局在同一层芯片上，在这层薄片上又bond（接合）着另外一层类似的芯片，处理着不同的信息，不需要汇总。这个时候，我们已经真正分不清哪里是CPU，哪里是GPU，哪里是c