时序电路的测试生成PPT学习教案

1、时序电路的测试生成时序电路的测试生成第十一章第十一章 数字电路测试数字电路测试与可测性设计与可测性设计11.1 数字电路测试基本概念数字电路测试基本概念11.2 组合电路测试组合电路测试11.3 时序电路测试时序电路测试11.4 数字系统可测性设计数字系统可测性设计11.5 本章小结本章小结第1页/共52页 测试是对制造出的电路芯片或印制电路板进行合测试是对制造出的电路芯片或印制电路板进行合格评判的手段，它是保证电路芯片或印制电路板的可格评判的手段，它是保证电路芯片或印制电路板的可靠性、降低开发成本的一个重要而不可缺少的环节。靠性、降低开发成本的一个重要而不可缺少的环节。 图数字系统测试工作过

2、程框图图数字系统测试工作过程框图 数字系统测试过程中，检测者只能通过对被测对象施加输入（称为测试激励），根据输入信号导致的输出结果（称为测试响应）判断系统是否发生故障。数字系统测试过程中，检测者只能通过对被测对象施加输入（称为测试激励），根据输入信号导致的输出结果（称为测试响应）判断系统是否发生故障。 第2页/共52页故障和故障模型故障和故障模型故障测试集故障测试集测试码生成测试码生成 第3页/共52页故障和故障模型故障和故障模型 数字系统中，一个逻辑元件、电路或系统，数字系统中，一个逻辑元件、电路或系统，由于某种原因导致其不能完成应有逻辑功能，则由于某种原因导致其不能完成应有逻辑功能，则称该

3、元件、电路或系统发生称该元件、电路或系统发生失效失效（Failure）。当）。当元件、电路或系统芯片发生物理缺陷，例如导线元件、电路或系统芯片发生物理缺陷，例如导线间不应有的短路、开路以及接插件间接触不良等，间不应有的短路、开路以及接插件间接触不良等，导致数字系统不能完全地按预定要求进行工作，导致数字系统不能完全地按预定要求进行工作，称该系统发生称该系统发生故障故障（Fault）。）。 故障按随时间变化的不同表现形式，可分为故障按随时间变化的不同表现形式，可分为永久故障、间歇故障和瞬态故障。永久故障、间歇故障和瞬态故障。 第4页/共52页故障模型：故障模型：模型化方式构造出故障的典型特点。模型

4、化方式构造出故障的典型特点。 故障模型化的基本原则有两个：一是故障故障模型化的基本原则有两个：一是故障模型应能准确反映某一类故障对电路或系统的影模型应能准确反映某一类故障对电路或系统的影响，即故障模型除具有典型性和准确性外，还应响，即故障模型除具有典型性和准确性外，还应有全面性。另一个原则是，故障模型应尽可能简有全面性。另一个原则是，故障模型应尽可能简单，以便于进行各种运算和处理。单，以便于进行各种运算和处理。 数字系统测试中常用的故障模型有固定型数字系统测试中常用的故障模型有固定型故障、桥接故障、暂态故障、时滞故障、转换故故障、桥接故障、暂态故障、时滞故障、转换故障等。障等。 第5页/共52

5、页故障测试集故障测试集图二输入与非门图二输入与非门测试码：测试码：能够测试故障的激励向量的集合。能够测试故障的激励向量的集合。完全测试集：完全测试集：能够检测电路中所有单固定型故障能够检测电路中所有单固定型故障 的测的测试集合。试集合。最小检测测试集：最小检测测试集：能够检测电路中所有单固定型故障能够检测电路中所有单固定型故障的最少测试向量集合的最少测试向量集合 。表二输入与非门的故障真值表表二输入与非门的故障真值表a bffa0fa1fb0fb1ff0ff10 011111010 111011011 011110011 10101001第6页/共52页最小检测测试集的获取举例最小检测测试集的

6、获取举例图求故障检测集电路举例图求故障检测集电路举例第7页/共52页（1）作单故障输出的故障真值表）作单故障输出的故障真值表表图电路的单故障真值表表图电路的单故障真值表a b cff10f11f20f21f30f31f40f41f50f51f60f61f70f71f80f810 0 0000010000001010010 0 1001010000001010010 1 0110011101111011010 1 1110011101111011011 0 0000000100001010011 0 1101100111011110011 1 0010000001001010011 1 1010

7、10000101101001最小检测测试集的获取举例最小检测测试集的获取举例第8页/共52页（2）作代表故障表）作代表故障表表表的代表故障表表表的代表故障表a b cff1f2f3f4f5f6f7f8f9f10f110 0 00001000100000 0 10001010100000 1 01101100111100 1 11101100111101 0 00001000010001 0 11011011011101 1 00001100001001 1 1000110100110最小检测测试集的获取举例最小检测测试集的获取举例第9页/共52页（3）作故障检测表）作故障检测表表图电路的故障检

8、测表表图电路的故障检测表a b cff01f02f03f04f05f06f07f08f09f010f0110 0 00001000100000 0 10001010100000 1 01010111000010 1 11010111000011 0 00001000010001 0 11100101100011 1 00001100001001 1 1000110100110最小检测测试集的获取举例最小检测测试集的获取举例第10页/共52页（4）确定最小故障测试集）确定最小故障测试集表图电路的最小检测测试集覆盖表表图电路的最小检测测试集覆盖表a b cf01f02f08f0100 0 1000

9、00 1 001001 0 000101 0 110001 1 10001 行消去规则是：在行消去规则是：在A、B两行中，若两行中，若A行中的行中的1完全被完全被B行包含，则行包含，则A行可消去；行可消去； 列消去规则是：在列消去规则是：在A、B两列中，若两列中，若A列中的列中的1完全被完全被B列包含，则列包含，则B列可消去。列可消去。 最小检测测试集的获取举例最小检测测试集的获取举例第11页/共52页测试码生成测试码生成常用的单故障电路检测中测试码的生成方法如下：常用的单故障电路检测中测试码的生成方法如下： 穷举测试码：穷举测试码：根据输入端个数，将所有可能的输入向量都看成测试向量，构成测试

10、集。对组合逻辑电路来说，穷举测试码是完备的测试集，经过化简可以获得最小检测测试集。根据输入端个数，将所有可能的输入向量都看成测试向量，构成测试集。对组合逻辑电路来说，穷举测试码是完备的测试集，经过化简可以获得最小检测测试集。 伪随机数测试码：伪随机数测试码：产生一些产生一些n位的二进制伪随机数作为位的二进制伪随机数作为n个输入端电路的测试向量。这种方法的随机性较大，无法确切估计测试的准确度和时间。个输入端电路的测试向量。这种方法的随机性较大，无法确切估计测试的准确度和时间。 测试生成算法：测试生成算法：根据逻辑电路本身的结构用算法自动生成测试码，称为测试码自动生成根据逻辑电路本身的结构用算法自

11、动生成测试码，称为测试码自动生成(Automatic Test Pattern Generation，简称，简称ATPG)，目前有许多用于测试生成的算法，例如敏化路径法、，目前有许多用于测试生成的算法，例如敏化路径法、D算法、等效范式法、布尔差分法、临界通路法等。算法、等效范式法、布尔差分法、临界通路法等。第12页/共52页图测试码生成的一般步骤图测试码生成的一般步骤故障模拟：故障模拟：用计算机在特定软件环境下，建立一个模拟所需设计数字系统逻辑行为的模型，模拟数字系统在出现故障时的逻辑行为，达到测试的目的。用计算机在特定软件环境下，建立一个模拟所需设计数字系统逻辑行为的模型，模拟数字系统在出现

12、故障时的逻辑行为，达到测试的目的。 第13页/共52页敏化路径法敏化路径法布尔差分法布尔差分法 组合电路的测试生成方法主要分为两大类：一组合电路的测试生成方法主要分为两大类：一类是类是基于故障传播路径基于故障传播路径的方法，有敏化路径法、的方法，有敏化路径法、D算算法、法、PODEM（Path-Oriented Decision Making）算法、算法、FAN（Fan out-Oriented）算法等；另一类是）算法等；另一类是基于逻辑函数表达式基于逻辑函数表达式的方法，最典型的是布尔差分法。的方法，最典型的是布尔差分法。 第14页/共52页1单路径敏化法单路径敏化法图单路径信号传播通路图单

13、路径信号传播通路 从外部输入从外部输入A到输出到输出P之间存在一条通路，之间存在一条通路，A是电路的输入端，是电路的输入端，P是电路的输出端，是电路的输出端，A处发生故障，也只能从输出端处发生故障，也只能从输出端P来观察，这就要求来观察，这就要求P与与A存在一种决定性关系，即存在一种决定性关系，即P的逻辑值应取决于的逻辑值应取决于A的逻辑值，同时还要保证当检测点处发生故障时，故障电路输出与正常电路输出的逻辑值不同，因此，要求门的逻辑值，同时还要保证当检测点处发生故障时，故障电路输出与正常电路输出的逻辑值不同，因此，要求门G1、G2、G3、G4的各输入值满足一定的要求，如图中各门的固定电平输入端

14、所示。的各输入值满足一定的要求，如图中各门的固定电平输入端所示。 敏化路径法敏化路径法敏化路径法分为敏化路径法分为单路径敏化法单路径敏化法和和多路径敏化法多路径敏化法。 第15页/共52页单路径敏化法产生测试码的算法步骤如下：单路径敏化法产生测试码的算法步骤如下： （1）设置故障差异：）设置故障差异：选择某些外输入端的逻辑电平使待检测点的正常电平与有故障时的电平相反；选择某些外输入端的逻辑电平使待检测点的正常电平与有故障时的电平相反； （2）选择传播通路：）选择传播通路：选择从检测点到某输出端（电路可能有多个输出端）的一条传播路径；选择从检测点到某输出端（电路可能有多个输出端）的一条传播路径；

15、 （3）通路敏化：）通路敏化：对选定传播通路上的各个逻辑门的输入端进行适当的赋值，使故障差异可以传播到选定的电路输出端；对选定传播通路上的各个逻辑门的输入端进行适当的赋值，使故障差异可以传播到选定的电路输出端；（4）确定电路外输入端的逻辑值：）确定电路外输入端的逻辑值：对电路中尚未赋值的外输入端进行赋值（一般情况下，待检测点并不是外输入端），使敏化通路上各门电路具有上一步所选定的值。此时，确定的各外输入端的逻辑值就构成了检测点上故障的一个测试码。对电路中尚未赋值的外输入端进行赋值（一般情况下，待检测点并不是外输入端），使敏化通路上各门电路具有上一步所选定的值。此时，确定的各外输入端的逻辑值就构

16、成了检测点上故障的一个测试码。 第16页/共52页图敏化路径法举例图敏化路径法举例 单路径敏化法的思路清晰、算法简单，但其致单路径敏化法的思路清晰、算法简单，但其致命缺点是不能保证对任一非冗余故障都能找到测试命缺点是不能保证对任一非冗余故障都能找到测试向量。向量。假设图假设图11.2.2电路有故障电路有故障1asg测试码为：测试码为：11101asgT第17页/共52页2典型多路径敏化法典型多路径敏化法D算法算法D算法的基本步骤：算法的基本步骤： 只要故障可测，用只要故障可测，用D算法就一定能求得故障的测试。算法就一定能求得故障的测试。D算法克服了一维敏化法的局限，采用多维敏化思想的同时敏化从

17、故障位置到电路的所有输出端的全部通路，它用算法克服了一维敏化法的局限，采用多维敏化思想的同时敏化从故障位置到电路的所有输出端的全部通路，它用5个值（个值（0，1，x, D, ）来描述电路中的各节点的状态。）来描述电路中的各节点的状态。 D （1）获得故障）获得故障D立方，激活故障；立方，激活故障； （2）选择敏化路径；）选择敏化路径； （3）沿着敏化路径传播故障）沿着敏化路径传播故障D立方，一次对一个门进行立方，一次对一个门进行D交运算，直到输出端，即进行交运算，直到输出端，即进行D驱赶，驱赶过程中对电路节点赋值，并对输入值进行确认；驱赶，驱赶过程中对电路节点赋值，并对输入值进行确认； （4）

18、如果）如果D或或 出现在输入端则驱赶成功，否则返回（出现在输入端则驱赶成功，否则返回（2）；）； （5）进行相容性检查和线确认，若成功则确定测试码，否则该电路无测试生成。）进行相容性检查和线确认，若成功则确定测试码，否则该电路无测试生成。D第18页/共52页例：例：D算法测试生成算法测试生成 举例举例 对图所示电路中的故障，用对图所示电路中的故障，用D算法实现测试算法实现测试生成。生成。 图算法测试生成举例图算法测试生成举例第19页/共52页布尔差分法布尔差分法),()(ni21iixxxxfxf),()(ni21iixxxxfxf), 1 ,() 1 (n1i1 - i21ixxxxxff)

19、, 0 ,()0(n1i1 - i21ixxxxxff),()(n21xxxffX对布尔函数对布尔函数 ，有，有 若存在故障若存在故障时，故障电路输出函数表示为时，故障电路输出函数表示为f(X)，要检测故障，要检测故障 ，则在测试输入向量，则在测试输入向量X的激励下，必须使得的激励下，必须使得f(X)和和f(X)得到不同的值，即得到不同的值，即 1)()(XXff布尔差分法的本质就是求满足上式的测试向量布尔差分法的本质就是求满足上式的测试向量X。第20页/共52页定义定义)()()(iiiiixfxfdxdfX 为函数为函数f相对于变量相对于变量xi的差分，这个定义表明了当变量的差分，这个定义

20、表明了当变量xi从从xi变成变成 时，函数时，函数 与与 之间的差异量。之间的差异量。ix)(iixf)(iixf诊断故障诊断故障 和和 的测试向量分别为的测试向量分别为 ) 1as (ix)0as (ix1)(ii1dxdfxTX1)(ii0dxdfxTX 当输入变量被置为正常值和错误值时，若其输出不当输入变量被置为正常值和错误值时，若其输出不相同，则布尔差分等于相同，则布尔差分等于1，说明能对该故障进行测试；，说明能对该故障进行测试；若其输出值相同，则布尔差分等于若其输出值相同，则布尔差分等于0，说明该故障不可，说明该故障不可测试，没有测试向量。测试，没有测试向量。 第21页/共52页11

21、.3 时序电路测试时序电路测试1时序电路组合化测试生成时序电路组合化测试生成图同步时序电路的组合化模型图同步时序电路的组合化模型图虚拟触发器电路结构图虚拟触发器电路结构(a) 虚拟虚拟D触发器触发器 (b)虚拟虚拟R-S触发器触发器第22页/共52页例例画出图所示时序电路的组合化模型电路。画出图所示时序电路的组合化模型电路。 图例图图例图图图所示电路的组合化模型图图所示电路的组合化模型第23页/共52页2时序电路状态转换表测试生成时序电路状态转换表测试生成 为了测试同步时序电路，除了将时序电路进行组合化，将电路结构进行改变外，也可以将时序电路看成一个整体，通过给电路输入一个序列向量（激励），对

22、在这个序列向量作用下输出响应序列进行观察，由此来分析电路的输出序列表达的逻辑功能是否与该电路的状态转换表相符合，这种方法称为为了测试同步时序电路，除了将时序电路进行组合化，将电路结构进行改变外，也可以将时序电路看成一个整体，通过给电路输入一个序列向量（激励），对在这个序列向量作用下输出响应序列进行观察，由此来分析电路的输出序列表达的逻辑功能是否与该电路的状态转换表相符合，这种方法称为状态转换表测试法。状态转换表测试法。这种用来判断电路逻辑功能是否与给定状态转换表相符合的输入序列称为这种用来判断电路逻辑功能是否与给定状态转换表相符合的输入序列称为状态表的检测序列状态表的检测序列。 采用检测序列的

23、方法来测试时序电路是否存在故障，可以不了解电路的具体结构，只知道电路的状态转换表即可，这种方法的思路与组合电路的测试生成方法相似，区别只在于组合电路测试生成的输入输出都为单个向量，而时序电路测试生成的输入输出都为序列向量。采用检测序列的方法来测试时序电路是否存在故障，可以不了解电路的具体结构，只知道电路的状态转换表即可，这种方法的思路与组合电路的测试生成方法相似，区别只在于组合电路测试生成的输入输出都为单个向量，而时序电路测试生成的输入输出都为序列向量。 第24页/共52页11.4 数字系统可测性设计数字系统可测性设计改善数字系统可测试性的目标是：改善数字系统可测试性的目标是：（1）缩短测试生

24、成时间，以降低计算费用；）缩短测试生成时间，以降低计算费用；（2）减少测试码长度，以缩短测试时间；）减少测试码长度，以缩短测试时间；（3）简化测试设备，降低设备成本，甚至把测试设备安装在待测系统内部，实现内建自测试；）简化测试设备，降低设备成本，甚至把测试设备安装在待测系统内部，实现内建自测试；（4）提高电路中故障的可检测程度，使本来不能检测的故障成为可检测故障。）提高电路中故障的可检测程度，使本来不能检测的故障成为可检测故障。 以提高数字系统可测试性为目的的设计，称为可测性设计（以提高数字系统可测试性为目的的设计，称为可测性设计（DFT）。）。（1）将不可测故障设计成可测故障；）将不可测故障

25、设计成可测故障；（2）尽量缩短测试数据生成的时间；）尽量缩短测试数据生成的时间；（3）测试码长度要短。）测试码长度要短。可测性设计主要应考虑下列三个问题：可测性设计主要应考虑下列三个问题：第25页/共52页可控性和可观性可控性和可观性扫描设计法扫描设计法内建自测试内建自测试系统可测性设计系统可测性设计 第26页/共52页可控性和可观性可控性和可观性 （1）增加输出线，设置新的观察点，将不可测）增加输出线，设置新的观察点，将不可测故障线用输出线引出，变成输出端，以提高可观性。故障线用输出线引出，变成输出端，以提高可观性。 图增加输出线法图增加输出线法几种常被选为观察点的引线类型：几种常被选为观察

26、点的引线类型： 高扇出引线；高扇出引线； 具有多个输入信号（例如数据选择器等）逻辑部件的输出端；具有多个输入信号（例如数据选择器等）逻辑部件的输出端； 记忆元件（如触发器、计数器和移位寄存器）的输出端；记忆元件（如触发器、计数器和移位寄存器）的输出端； 地址总线、控制总线和数据总线。地址总线、控制总线和数据总线。c点故障可测点故障可测第27页/共52页 （2）增加输入线，设置新的控制点，提高可控性。）增加输入线，设置新的控制点，提高可控性。通过控制有关元件的输出值，以简化测试向量的生成过程，通过控制有关元件的输出值，以简化测试向量的生成过程，提高故障节点逻辑值对输出的控制性，使故障在输出端能提

27、高故障节点逻辑值对输出的控制性，使故障在输出端能反映出来，这种方法也可以使冗余电路的不可测故障变为反映出来，这种方法也可以使冗余电路的不可测故障变为可测故障。可测故障。 图增加输入线法图增加输入线法 增加控制点增加控制点a、b后，令后，令a=1、b=0就可以求得冗余就可以求得冗余部分电路故障的测试。部分电路故障的测试。 第28页/共52页几种常被选为控制点的引线类型：几种常被选为控制点的引线类型： 记忆元件的时钟输入端、预置端和清记忆元件的时钟输入端、预置端和清0端；端； 数据选择器、译码器和存储器的地址输入瑞；数据选择器、译码器和存储器的地址输入瑞； 三态输出元件的三态控制端；三态输出元件的

28、三态控制端； 微处理器、存储器的使能端；微处理器、存储器的使能端； 存储器的读存储器的读/写控制线；写控制线； 总线结构中的控制总线、地址总线和数据总线。总线结构中的控制总线、地址总线和数据总线。第29页/共52页扫描设计法扫描设计法 外部输入信号将电路中所有触发器设置成串外部输入信号将电路中所有触发器设置成串行移位寄存器形式，通过观察串行移位寄存器的行移位寄存器形式，通过观察串行移位寄存器的输出就可知道电路内部各触发器的状态。这种把输出就可知道电路内部各触发器的状态。这种把电路内的信号移出来观察的可测性设计方法称为电路内的信号移出来观察的可测性设计方法称为扫描设计法扫描设计法。 1扫描设计法

29、原理扫描设计法原理第30页/共52页图扫描设计法的原理框图图扫描设计法的原理框图 每一个触发器前端加入一个由外部控制信号可控制每一个触发器前端加入一个由外部控制信号可控制的开关模块的开关模块SW，当控制信号，当控制信号P=0时，电路工作在正常时时，电路工作在正常时序方式，执行时序电路的逻辑功能。当序方式，执行时序电路的逻辑功能。当P=1时，电路工作时，电路工作在扫描方式，在扫描方式，SW切换到接收扫描输入状态，各触发器的切换到接收扫描输入状态，各触发器的输出数据可以以串行移位的形式从扫描输出端输出，各触输出数据可以以串行移位的形式从扫描输出端输出，各触发器接成移位寄存器。在扫描方式下，各触发器

30、状态被设发器接成移位寄存器。在扫描方式下，各触发器状态被设定成任意值，从而实现对触发器的测试。定成任意值，从而实现对触发器的测试。第31页/共52页2电平敏感扫描设计电平敏感扫描设计 为解决扫描切换开关为解决扫描切换开关SW时边沿触发容易导致时边沿触发容易导致的竞争冒险的问题，采用电平触发方式进行设计的的竞争冒险的问题，采用电平触发方式进行设计的方法方法 有：有： （1） 选用由时钟控制的电平触发器设计电路，选用由时钟控制的电平触发器设计电路，不采用由时钟上升沿或下降沿触发的边沿触发器，不采用由时钟上升沿或下降沿触发的边沿触发器，这可以消除切换过程的竞争冒险现象对测试的影响。这可以消除切换过程

31、的竞争冒险现象对测试的影响。其典型例子是选用电平触发的主从结构的触发器。其典型例子是选用电平触发的主从结构的触发器。 （2）采用专用的移位式锁存器，它的基本结构）采用专用的移位式锁存器，它的基本结构如图所示。如图所示。第32页/共52页图基于图基于SRL的扫描方式设计原理电路的扫描方式设计原理电路 由系统数据输入端由系统数据输入端D、系统时钟、系统时钟CLK和输出端和输出端L1组组成系统正常工作时的锁存器电路，在正常工作过程中，成系统正常工作时的锁存器电路，在正常工作过程中，扫描时钟扫描时钟A和和B均保持为均保持为0电平，在电平，在CLK触发下，系统触发下，系统数据输入端数据输入端D的数据将被

32、送入锁存器的数据将被送入锁存器L1 。第33页/共52页3边界扫描设计边界扫描设计（1）边界扫描测试芯片结构）边界扫描测试芯片结构图支持图支持JTAG接口的边界扫描测试芯片结构接口的边界扫描测试芯片结构TAP ：测试访问端口，测试访问端口，4线串行接口线串行接口TDI：测试数据输入引脚测试数据输入引脚 ，TCK的上升沿移位输入；的上升沿移位输入；TDO：测试数据输出引脚测试数据输出引脚 ，TCK的下降沿移位输入出的下降沿移位输入出TMS：测试模式选择引脚测试模式选择引脚 TCK：测试时钟输入引脚测试时钟输入引脚 第34页/共52页（2）边界扫描测试系统结构）边界扫描测试系统结构图典型边界扫描测

33、试系统结构图典型边界扫描测试系统结构第35页/共52页（3）边界扫描技术的特点）边界扫描技术的特点采用扫描方式设计的可测性电路具有明显的优点：采用扫描方式设计的可测性电路具有明显的优点： 这种设计的测试对象主要是组合电路，因此测这种设计的测试对象主要是组合电路，因此测试过程比较简单，且测试码的生成也可用常规的试过程比较简单，且测试码的生成也可用常规的FAN算法等来计算；算法等来计算； 由于组合电路与时序元件隔离，因此故障的定由于组合电路与时序元件隔离，因此故障的定位比较方便，尤其是时序电路的测试变得异常简单；位比较方便，尤其是时序电路的测试变得异常简单； 由于可用一组设计的基本原则来校验电路设

34、计由于可用一组设计的基本原则来校验电路设计的有效性，因此电路设计的合理性比较易于满足，同的有效性，因此电路设计的合理性比较易于满足，同时由于使用时由于使用SRL作为存储元件，对元件的动态参数要作为存储元件，对元件的动态参数要求比较低，也易于进行大规模集成。求比较低，也易于进行大规模集成。第36页/共52页扫描设计法也存在不足之处：扫描设计法也存在不足之处： 它需要增加若干原始输入端和原始输出端，因此使集成芯片的引出脚和插件板的引出端增多，同时扫描设计大约要增加它需要增加若干原始输入端和原始输出端，因此使集成芯片的引出脚和插件板的引出端增多，同时扫描设计大约要增加420的门，从而增加了硬件的开销

35、；的门，从而增加了硬件的开销； 由于测试时移位寄存器以串行方式工作，同时测试过程中又需要在由于测试时移位寄存器以串行方式工作，同时测试过程中又需要在“测试测试”和和“工作工作”两种状态之间切换，测试的时间比较长，尤其是时序元件数比较多时，这个问题更显得突出。虽然可用并行的方式来替代串行的工作方式，但这又要增加许多硬件和大量的输入输出端，不易于实际应用；两种状态之间切换，测试的时间比较长，尤其是时序元件数比较多时，这个问题更显得突出。虽然可用并行的方式来替代串行的工作方式，但这又要增加许多硬件和大量的输入输出端，不易于实际应用； 对设计者所使用的元件限制较大，不允许设计者使用速度较快的异步时序元

36、件。此外，并非所有的电路都能设计成可扫描的，而设计过程也比常规设计复杂，要花费更多的时间。对设计者所使用的元件限制较大，不允许设计者使用速度较快的异步时序元件。此外，并非所有的电路都能设计成可扫描的，而设计过程也比常规设计复杂，要花费更多的时间。 第37页/共52页内建自测试内建自测试定义：定义： 大规模和超大规模数字系统测试中，采用扫描大规模和超大规模数字系统测试中，采用扫描方式的可测性设计，电路需增加非常多的输入输出方式的可测性设计，电路需增加非常多的输入输出端或引脚。如果将激励生成电路和测试分析电路都端或引脚。如果将激励生成电路和测试分析电路都设计在集成电路芯片内部，使芯片具有自测试、自

37、设计在集成电路芯片内部，使芯片具有自测试、自分析功能，外部只需发出测试指令，从而能够减少分析功能，外部只需发出测试指令，从而能够减少大量引脚，这种可测性设计方法称为大量引脚，这种可测性设计方法称为内建自测试内建自测试（Built-In Self Test，简称为，简称为BIST）。）。第38页/共52页图内建自测试基本电路结构图内建自测试基本电路结构 内建自测试电路中，除测试控制器外，其它三个内建自测试电路中，除测试控制器外，其它三个主要部分（测试激励生成器、测试电路、输出响应分主要部分（测试激励生成器、测试电路、输出响应分析器）都可以用线性反馈移位寄存器（析器）都可以用线性反馈移位寄存器（L

38、inear Feed Back Shift Register，简称为，简称为LFSR）进行设计。）进行设计。 第39页/共52页图基于图基于LFSR的的M序列发生器序列发生器 由移位寄存器中各触发器输出作为异或网络由移位寄存器中各触发器输出作为异或网络的输入，其中的输入，其中 为各触发器输出的系为各触发器输出的系数，取数，取0或者或者1，0表示该输出不接到异或反馈网络，表示该输出不接到异或反馈网络，1表示接到异或反馈网络。表示接到异或反馈网络。 ),.1 , 0(nigi第40页/共52页系统可测性设计系统可测性设计 片上系统片上系统SOC ：单芯片上集成了中央处理器、嵌入式存储器、数字信号处

39、理器、数字功能模块、模拟功能模块、模拟数字转换器、用户定义逻辑以及各种外围配置电路。相关的集成技术称为单芯片上集成了中央处理器、嵌入式存储器、数字信号处理器、数字功能模块、模拟功能模块、模拟数字转换器、用户定义逻辑以及各种外围配置电路。相关的集成技术称为SOC技术。技术。 SOC一般采用一般采用IP（Intellectual Property）核设计方法，它将系统按功能划分成为若干模块，直接利用第三方设计好的）核设计方法，它将系统按功能划分成为若干模块，直接利用第三方设计好的IP核，集成为一个具有特定功能的芯片。基于核，集成为一个具有特定功能的芯片。基于IP核设计的核心是核设计的核心是IP核复

40、用技术，系统设计者可重点考虑系统结构，不必深究具体核复用技术，系统设计者可重点考虑系统结构，不必深究具体IP核模块的实现，从而降低了系统设计的复杂性。核模块的实现，从而降低了系统设计的复杂性。 SOC技术的发展，大大提高了芯片结构的集成度，电路结构变得更加复杂，同时，技术的发展，大大提高了芯片结构的集成度，电路结构变得更加复杂，同时，SOC芯片的设计、制造和测试过程也变得更为复杂芯片的设计、制造和测试过程也变得更为复杂 ，SOC技术使集成电路结构和设计理念发生了巨大变化技术使集成电路结构和设计理念发生了巨大变化 。第41页/共52页图与图与SOC测试过程的比较测试过程的比较（a） SOB设计过

41、程设计过程 （b） SOC设计过程设计过程第42页/共52页1SOC系统测试方法系统测试方法IP核的测试生成：核的测试生成：IP核设计者给出基于结构的核设计者给出基于结构的ATPG和和DFT设计说明，并同时提供测试访问的接口设计说明，并同时提供测试访问的接口 ，由，由SOC集成者将系统中不同来源的集成者将系统中不同来源的IP核的测试进行综合，并适当添加核的测试进行综合，并适当添加SOC级的级的DFT设计。设计。 芯片级测试和芯片级测试和IP核级测试核级测试 芯片级测试：芯片级测试：为为IP核单独测试、核单独测试、UDL单独测试和互连测试提供芯片级的测试访问机制单独测试和互连测试提供芯片级的测试

42、访问机制TAM（Test Access Mechanism）、芯片级测试控制（）、芯片级测试控制（Test Control）和测试集成（）和测试集成（Test Integration） IP核测试：核测试：需要解决的两个根本问题是测试隔离（需要解决的两个根本问题是测试隔离（Test Isolation）和测试访问（）和测试访问（Test Access） 第43页/共52页2SOC系统的典型测试结构系统的典型测试结构 由于由于SOC芯片上使用不同公司、不同类型且测试设计方法不同的芯片上使用不同公司、不同类型且测试设计方法不同的IP核，需要有统一的核设计标准和测试接口标准，这样可使所有核的测试都可

43、用相同的方法集成，测试也会变得方便和高效。核，需要有统一的核设计标准和测试接口标准，这样可使所有核的测试都可用相同的方法集成，测试也会变得方便和高效。 IEEE于于1997年成立年成立IEEE P1500工作组着手制定与工作组着手制定与SOC测试相关的标准。测试相关的标准。IEEE P1500的提出是为了规范核设计者与核用户（的提出是为了规范核设计者与核用户（SOC集成者）之间的测试接口，以利于集成者）之间的测试接口，以利于IP核测试在系统级的复用，该标准的主要从硬件和软件两部分进行了规定：硬件上给出了可扩展的测试壳（核测试在系统级的复用，该标准的主要从硬件和软件两部分进行了规定：硬件上给出了

44、可扩展的测试壳（Wrapper）结构，软件上定义一种标准核测试语言）结构，软件上定义一种标准核测试语言CTL（Core Test Language）。）。 第44页/共52页 图中图中IP核测试结构图核测试结构图 SOC测试结构主要包含四个部分：测试激励测试结构主要包含四个部分：测试激励（Source）、测试宿（）、测试宿（Sink）、测试壳（）、测试壳（Wrapper）和测试访问机制和测试访问机制TAM。第45页/共52页图定义的测试壳结构图定义的测试壳结构WSI、WSO：串行访问接口；：串行访问接口；WPI、WPO：并行访问接口；：并行访问接口；WBY：旁路寄存器：旁路寄存器WBR：边界寄

45、存器：边界寄存器WIP：控制接口；：控制接口；WIR：指令寄存器。：指令寄存器。第46页/共52页11.5 本章小结本章小结1数字系统测试的基本概念：故障测试集和测试码；数字系统测试的基本概念：故障测试集和测试码；2组合电路测试生成的敏化电路法和布尔差分法；组合电路测试生成的敏化电路法和布尔差分法；3时序电路测试生成的组合化分解法和状态转换表检时序电路测试生成的组合化分解法和状态转换表检测序列法；测序列法；4数字系统可测性设计的目的和相关概念，如可控性数字系统可测性设计的目的和相关概念，如可控性和可观性；和可观性；5数字系统可测性设计的两种典型方法：扫描测试法数字系统可测性设计的两种典型方法：

46、扫描测试法（重点为边界扫描测试）和内建自测试法；（重点为边界扫描测试）和内建自测试法；6SOC系统测试的主要特点和基本方法，基于系统测试的主要特点和基本方法，基于IEEE P1500标准的标准的SOC测试结构。测试结构。第47页/共52页 数字电路的故障测试是数字系统设计的一个重要环节。数字电路测试的判断标准是观察电路的当前输出与无故障条件下的输出是否一致，基本方法是向电路施加激励，并采集其响应，比较两种正常输出与故障输出两个响应的结果。测试码的生成是数字电路测试的关键。数字电路的故障测试是数字系统设计的一个重要环节。数字电路测试的判断标准是观察电路的当前输出与无故障条件下的输出是否一致，基本方法是向电路施加激励，并采集其响应，比较两种正常输出与故障输出两个响应的结果。测试码的生成是数字电路测试的关键。 对