(完整word版)基于eda的数字钟程序设计

1、一、课题要求：（1 1）技术要求：1 1、掌握多功能数字钟的工作原理。2 2、应用 EDAEDA 技术，VHDLVHDL 语言编写程序。3 3、层次化设计，设计原理框图。4 4、硬件设计及排版。（2 2）功能要求：1 1、基本功能：能进行正常的时、分、秒计时功能，分别由 6 6 个数码管显示 2424 小时、6060 分钟、6060 秒的计数器 显示。2 2、扩展功能：（1 1）能够利用按键实现“校时” “校分” “清零”功能。（2）能利用扬声器做整点报时，整点前 五秒短声，整点长声。（3）本人工作:负责软件部分”编写各部分模块的 VHDLVHDL 程序，并且锁定引脚，将程序下载到芯片中。二、

2、设计方案：原理框图：mlp罔MR H#IPJ|n数字钟原理框图rwmri.即wn.uj 3口Bln*sp.Dqhip. eg wp q理伦血rrand口yiiEiir数字电路课程设计报告一共有11个小模块：分频，片选，按键，小时，分，秒，显示模块，七段显示译码器，报 时，扬声，36译码器。左边第一个是时钟信号输入端，50Mhz到分频模块。第二个为清零按键，第三个为校分按键，第四个为校时按键。右边第一个为七段显示译码器输出端，第二个为扬声器输出端，第三个为6个数码管输出端。数字电路课程设计报告中间模块为数字钟的核心，有计时，报时，校时功能。三、单元模块设计1、分频模块library ieee;u

3、se ieee. std_l.oqic_1164 all;entlty fenpin 13port(elk:in stdlogic;qlOOOj qSj ql:out std_logic;end fenpin;architecture cccarc cf fenpin is signal x: std_l.ogic;beginprocess(elk)variable ent:integer range 0 to 2999; beginif cllt event and cllc=111thenif斗999 thenent: =cn匸+1;elseent:=0;x=not x;end if;en

4、d if；qlOOO-=x;end process;process x)var iab le cnt2 : integer reinge 0 to 999; variable y:stdlogic;beginif x1evenv and x=111thenif cnt2999 thencnt2:=cnt2+l; qK-1O;elsecnr2:=;ql=11;snd if;end i;if x1event and x=111theny:3not y;end if;qS=y;end process;end cccauc;该模块是将时钟脉冲 50Mhz50Mhz 分频到 10001000、50050

5、0 和 1 1,分别给报时模块和及时模 块。数字电路课程设计报告2、秒模块Library ieee;use ieee s匕1丘马.厲丄丄：use leee . std_logicr_unsigneci. al 1;ent ity niiao ieport fclJcclr : in std_Logic;seel,secO:out已匚d_logic_vectDr(3 dounto 0):ua1:oux std_logic);end miac；arrbir.eeture mian_arc of itiiao issignal cntl, cntO : std_logic_vector (3 doi

6、rnlLO 0);signal mm; std_logic;tiepinprocess(clk clr)loeginif clr= CT then ent L=,*0000 ”： crLtO-F，OOOO,r;e Ise if c Ik event and c 1 lt= 1 thenif (ent 1=5 and cnt0=9) then ent 1=*0000;cnc0=0000H；Ttnn=1O; eIse if (cnt0=9) then, entl=cnt 1+1; cntO= 0000,f; mra= 01;else cnt-K-cnt 1; Gnt0-cnt0+l;mii- *

7、01:end end if；f (cnc 1=5 and cnr.0=8) then. ttnn=111;end if;end if;end i;end process:sec l=cnt-l; secCK-cntO; col=irtm； end rtiianarc;仿真图n. rLrLrLrLrLrLrLnjTrLrLrLrLrLrLrmjTmwvLrLTVirLrLrLrL-JTJ_r_L_m_ r_L_m_ rL_n_nL_n_ rL_n_ r-|_rn_ rL_rmnn_ i_ n_ri. . ri . Rmlao*ielksec13.OclrsttOp. 0cdiinstLdkJFC

8、DIimjuwinnmjmnjuwinmjmjvumwmnwLmmwnnjmjmnnwnnjmjmnjuwuv._n.：0)(-X7I3f：X5JG:r1 -JJrn_ rnL)Ps10.f4 ssa.-tf ns30.TJ1S軌“5L2 IIS社牝“U.KosSi 92-isE E s s数字电路课程设计报告该模块为 6060 进制计数器，有分频模块得到的 1hz1hz 进行计时, 值，在计时到 5959 时进位 1 1 到coco 端。当按下 S3S3 时，秒清零。3、分模块|1 iJarary ieee;use leee - std_lagic!_1164自丄1;use ie&e

9、 . stdlogic_un3igned. all; entity fen is port(enl,clk:in stdlogic;mini,iciinO: out std_logic_vectDr (3 dovnto 0);co2:out std_logic);end fen;architecture min arc of fen issigna1 cout2；coutl:std_logic_vector(3 dounto 0);s i gn1 cc:stdiogic;beginprocess(elk,enl)beginIf enl11* thenif clk1event and clk=1

10、1)thenif (cout2=5 and coutl=9 thsn caut2=F,口dCJCI;coutl=p0000F*;cc=1O;el3e if (coutl9) then cout2-cout2 + L; 31= ,0000,; cc = 01;else cout2-coxit2;caucl=couc 1+1;cc=10* ;end if;i(coutZ-S and coutL=S) then cc=111;end if;end i;end if;end i;end process;co2=cc;n)inl-c!aut2；min0coutl;end minarc;仿真图elkid0

11、vinJ inJnJ : fej&J E和砧: 田诚1DD(iD0 :in0Cio0 :eniminip. OJelkminDp.DM2计时输出为秒的数.ifeniriJt10.24皿 叩呻MT2 ui豹.爭 g51.2 m&1. U m71.3 us削.甲 x92. 4 mJULrLrLTLrLruLrLJULrLRrLnrLrLrLrLrLRrLrLrLrLrLrLrLruLrLjLrLruuLruLrLjuLrLRrLrLruLrLrLrLnRrLJLrLruLruuLrLfULrLnrLj1；I厂P:HjI：JH *_r_ riit.i_J_ iTTTTTTTTTTTT

12、TTTTTTTTTTTTTTTTTTTTjTTTTTJ-LrTTTTTTTTT-rLrLrLrL-rLrLnJ数字电路课程设计报告该模块也为 6060 进制计数器，计时输出为分的数值。在 ENEN 信号有效且时钟来时, 计数器加 1 1、在 s2s2 按下时，ENEN 使能端有效，实现校分功能。4、时模块liferary ieee;use ieee sDd logiCllE血.曰11;use ieee std_loic_unsigned a).丄；Ent;i匸luour ispoirt (en2tcll: in std logic;hlzhO:out std_logic_vector(3 do

13、wnto 0); end hour;architecture hoMr_arc of hour issignal cout2,cout1:std logic_vector(3 downto 0);11 beginprocess(elk,en2)beginif 1 thenif (elk1event and clk= * 11)theni:f (cout2=2 and cout 1=3) then cout2=F,0000r,;coutl=，r0000,r; else if (cout 1=9) thencout2=cout2+l; coutl=rrOOOOTF;els亡cout2=cout2;

14、coutK-cout1+1:end if;end if;end if;end if;end process;hK-coutS;hO std logic 1164 * al1;- -use ieee-std logic unsigned,al1;-entity pianxuan isport(elk:in自tdLogic;q： out std logic vector (2 downto O);end pianxuan;archite匚tLiii:皀selarc of pianxuan isbeginprocess(elk)variab le ent: std丄ogic_viectoiz (2

15、downto 0); beginit elk1event and clk=111thenif cnt5 thenent:cnt+l;else ent:-r,000F*;erudif;end if;q=ctit;end process;end sei arc;仿真图数字电路课程设计报告该模块提供数码管片选信号数字电路课程设计报告该模块是有几个门电路组成，把它编写成一个模块，到时写程序方便。该模块 连接几个按键，由按键控制。6、按键模块1ibrary ieee;use ieee. std_l.ogic_116jl. all; entity anj ian isport(col,co2sb:in s

16、td_logic；EIII, en2 : out std Logic);end anj ian;architecture one of anjian is signal an:std_loqic;beinenl=co 1 or ski； ancol and co2;en2=an or sa;snd ons;仿真图:anjisn数字电路课程设计报告7、报时模块library ieee;use i&eerstd_logic_llS4ral1;entity baoshi ispout (ml7ni0 ； si, sO; in 3td_loic_vector (3 do unto 0);elk

17、：in std_logic; q500,qlOOO:out stdloffic);end baoslii;architecture 333_&rc o ktaoshi is| beginprocess(elk)beginif elk1event andclk-111theni inl-H010H*hand nn0 =,100Lh,and Sl=,0101,Fthenits0,f0000,fcr sO=tF0010tfor sOOlOO or 30=0110 ar s0=f,1000tFthen q500l1;色丄 m 亡q500-1*;end if;end ii;if ml-Fr000

18、0pand m0-,r0000Frand 3 1-,ra000,rand sD-，rO口口口then1000-11;elseql口 IE3 44UT7J .EB 0LCQLCZZCZKIZXXCEXIZXEX匹QDQD3DQD3DC1兀:Q国同数字电路课程设计报告功能8、BBB模块librar? ieee；use ieee.std_logic_l164 * al1;entity btoto isport(seclsecOmini,minO,hlfhO:instdlogic_vector(3downto0);sei：in3td_logic_veccor(2dcvnto 0)；qq:out std

19、_logic_vectar(3 dcwnto 0);end lobio;architecture bkto_arc of tototo is beginprocess(sei)begincase se1 swhen000nqqqqqqqqqqciq-*fOOOD;end case;end process;end bbb arc;仿真图*anLanan.*an.W牧巾】willwE,l雷I扪i bbbiiseel p.Oqq3safiOp.Cjminip.DimirOp.Chip 0!hop. 0fel2 01 instQ amIBJICZJCTWGCEIC3mIBJICZJCTWGCEIC3旳

20、mmmmmmmm00000000000000000000。刖m-a-0P巾P矗D砒D电V心P电D酊D帕P Qk eD町D町D酊D切虹P切D虹D切数字电路课程设计报告该模块对应不同的片选信号送出不同的要显示的数据9、36译码器模块Library ieee;use ieee.std loic_1164 al1;entity decoders6a igport (A: in strd_Logic_vector 2 downto 0); Y:out stdlogicfector (5 dovuto 0); end. ent ity decoders 6a;architecture one of dec

21、oders 6a is beginwith A selectY=r,011111,rwhenr,00DFf7lOllllwhenOOl,11口111 %hen”D ID JlllOllwhenOll, llllOlwhenlOO,h111110rtwhen，r101nfr,000000rrahen others;end one；仿真图该模块为 3636 译码器，为输出到数码管对应功能XK. ”X-1WJ1LoxiX E X 3X * X 5 x s X-X oY I X3 X斗X5X5XIXo x,X E K 3B 0I：XI：ILQHH filftUL工monnidLl Xm工血fflffl

22、0 0 1212 3 3 4 4 5-5- VJVJ T T TJTJ TJTJ J J T T数字电路课程设计报告MIL XDINoini jOLID X 01UX ixILyLCIO7则LTJIMrLLDJLUO CLLJXco X niLir| |1JLFl1JLJ-LJ1JOOLJII JH00110(ILQJ30L j( H1H0L K OOD1LLi MHLlXlinnu. iOOCOOOOIt0$ Din L LI-J. iXCdJJiOl .JLun_厂JjJrIiJi11 1厂nJ1L1l_nJ10、七段译码器模块1ibrsiry ieee;use ieee.std logi

23、c 116.al1; entity disp isport (d: in std logic_vector (3 cioimuo 0), q: out- st-d_logic_vect-or (6downto 0);end disp;architecture disp arc of disp isbeginproceas(d)begincase d is射h皂11”口0口口”=(17 =”口Lil 111when*r0001,f= qqqqqq-0000000，F;end case;end process;end disp_arc;仿真图鹑MIQ爭皿33 1,11S.T UI同罕啤 勿下事 厲

24、尊世25 9,1 w阕评皿 乳甲斡 舸爭聽 第増初 T1 酊即皿 静即r数字电路课程设计报告该模块为七段译码器，输出到数码管的每一个引脚，可以正确的点亮每一个数 码管。11、扬声模块library ieee;use ieee std_logic_116Jlentity yangshen i3pot：t (sb, qlOOOrq5, qSOO: in svdlogic; yy: our 3td_logic);end yangshen;architecture two cf yangshen issigna1 nsb al#a5:std_logic;beginnsto=not sb;al-qlk:

25、 and qlOOO and nsb;a5=q500 and q5;yy=a5 or al;end tuo;仿真图数字电路课程设计报告该模块也为几个门电路组合，控制着对扬声器的输入，当时间到达某一点时, 输出不同的脉冲信号到扬声器，给予扬声器信号。四、顶层模块设计程序图：1ibrary ieee;use ieee std logic 1164.al1;亡nt：ity dingceng 13wiO/sl=s31, sO=ssOfclk=clkl,q500-p5/qlOOO=pl);u2 :mlao port mapclk=pmlclr=s3/secl=ssl,sec0=s30,col=ccl);

26、u3 :ien port map (enl=eel, clk=pmlzininl=irnil,niinO=nimO, co2=cc2 );u4 : hour pout map (en2=ee2fclk=pttil/hl-hhl, hC-hhO);u5:anjian port tnap (cal=cclfco2 = cc2, sa=sl,sbs2fenl=eel/en2=ee2);u6 :fenpin port twap (clk=clkl qlOOO=pinlO/q5=pm5,ql=pml);u7 : pianxuan port map (clk3prtilO, q=o);u8:decoder

27、36a port map(A=o/Y=Y1);u9:yangshen port map(qlk=pttiLOj sb=s2,ql000-pl/Q5=pm5fq500-p5, yy=soun.d);ulO :bbb port map (secl=sslfsecO=ssO,minl=jmil/minO=mmO ； hl=hhl, hO=,hhO/sel=o, qq=dd);ul 1: disp porv map (ddd, q=led);end architecture n)ain;|总体框图顶层文件将上面 1111 个小模块集合到一起构成了总的程序，最终也是将这个顶层文件写到 FPGAFPGAS

28、片中五、硬件电路设计0 iNVbbb:u101tn:U3h-sunu4HD Hi ri ne nr.uxi7 npi砂u,n：数字电路课程设计报告由另一位同学负责，收集好器件，将器件排版在电路板上，并将其焊接成成品六、硬件电路安装及调试在 EDAEDA 中，将顶层文件各个输入与输出端口锁定引脚。邑| 戎FtTLVhwta-| 曹FwiPUrmciTap ViewWire BondCyclone IIEP2C&T144G8MFnUshHwriLvKimLccrtmh-itf Ex UDXmdaElRvw-rdfepupA.1*RW IT幻JlOMIL仙 51*斗SH hOLTTl亦E0

29、1S* 站】火曲Pft 6+4枫D 41*神）MM；4|4liLEy：i吨5闿甘iJJpdtFrw先3B-JJALVrn Idefjdt)YUD.EO畑】叽带%吐皿LMllll fdrf-Jtll.tl.S|旧avita3B3JJ0LVTIL dt4dtL.fl.5Iib衬YlWtMpdtra?T3BIJflLVTLLQ.5J7uaPlhlLOL3LHlLckfaitLfl.5|iaayilsaFrW LD33BSJJOLVTIL det*YLlO.5j193-锁定好引脚后将整个顶层文件下载到 FPGA5FPGA5 片中。注：在下载时，要注意先安装 USBUSB 程序，再设置 IDEIDE 环

30、境设置，然后再 programmerprogrammer 中选择自己要的文件，下载时必须先安装好芯片再接电源，下载成功后，先拔 电源，再拔下 USBUSB下载好以后，用杜邦线将硬件和芯片的引脚连接好，检查无误后进行测试。七、调试结果为了每个模块的正确性，将一一对每个模块进行测试。将芯片与硬件连接好，检查无误后，打开电源，此时硬件上的数码管开始计时，等到秒为 5959 时， 下一秒，分为 1 1，秒为 0000。然后用校时功能按键将分校分到 5959 分，此时当秒为 5050 时，扬声器开始响，并且到整点时，扬声器持续响一段时间。按下 S3,S3,秒清 零。调试结束，基本功能能够计时，并且进位到

31、分和数字电路课程设计报告时，扩展功能，按下 S2S2 和 S3S3 后能够进行分和时的校时，并且到整点时开始报时。数字电路课程设计报告八、设计中遇到的问题及解决方案我负责软件部分，开始在编写程序时根本无从下手，再找了一些资料后终 于对数字钟有些了解。用 EDAEDA 设计每一个模块，都需要一个一个的去仿真，看 程序对不对，经常在一些小程序上出现问题。本来有好多门电路，发现放在顶 层文件中比较麻烦，所以将这些门电路组成两个模块，按键模块和扬声模块， 这样方便顶层文件的编写。分频模块，由于要将 50MHz50MHz 的脉冲分到1000Hz1000Hz500Hz,500Hz,和 1Hz,1Hz,分频量比较大，不能仿真，只能先改小一下数据，验证程序是 否正确。3636 译码器部分，本来使用的是 3838 译码器，发现多了 2 2 个输入，有 6 6 个数码管，但是 3838 译码器并不影响输出。在下载过程，锁定引脚，发现芯片上 的引脚与硬件上的引脚是反的，数码管显示的是乱码。当数字钟的时分秒顺序 错了以后，不需要重新锁定引脚，只要将对应的杜邦线对调一下就行了。我们 校时用的按键是自锁开关，其实只要改成下拉电阻就可