西安邮电大学可编程逻辑实验报告

1、西安邮电学院可编程逻辑实验报告 可编程逻辑实验院系名称：电子工程学院学生姓名： 专业名称：电子科学与技术班 级：学号： 实验名称：门电路的设计实验一：用原理图输入法设计门电路实验目的：1.掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。1. 学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。器材：PC实验内容：实现1、F=/AB 2、F=AB+CD实验结果：1. F=/AB原理图：仿真结果：2. F=AB+CD原理图：仿真结果：实验二：用原理图输入法设计门电路实验目的：1.进一步掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。2.学会利用软

2、件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。3.学习初步的VHDL程序设计方法。器材：PC实验内容：实现3、F=AB 4、F=/abc+/d实验结果：3、 F=AB源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xor2 isport(a,b:in std_logic; F:out std_logic);end;architecture main of xor2 isbeginF<=a xor b;en

3、d;仿真结果：4、 F=/abc+/d源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity zhonghe isport(a,b,c,d:in std_logic; F:out std_logic);end;architecture main of zhonghe issignal g,h,y,m,n:std_logic;beginm<=not a;g<=m and b;h<=g and c;n<=n

4、ot d;y<=h or n;F<=y;end;仿真结果：实验小结：本实验为第一次DEA实验，不免有些兴奋和好奇，加之老师讲的比较好，所以基本上没有遇到什么问题。虽然提前有预习过，但是老师还是一点点的细细讲，我很佩服。老师使我们在短时间内，学会了MAX+plus的使用方法。原理图输入法，文本输入法基本都会了。不过还是出了些问题。比如很容易忘记，将当前工程选中。在文本编写时，必须保持文件名与实体名一致，且扩展名为“.vhd”。总之，这次实验做得还不错。实验名称：组合逻辑电路的设计实验三：编译码器设计实验目的：a）熟悉组合逻辑电路的VHDL描述方法。b)熟练掌握“case”语句和“if

5、else”语句的用法。器材：PC实验内容：实现1、输入8421BCD码，输出余3码 2、设计优先编码器实验结果：a）输入8421BCD码，输出余3码源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shiyan3 isport(X0,X1,X2,X3:in std_logic;Y0,Y1,Y2,Y3:out std_logic);end;architecture rel_1 of shiyan3 issignal a,b,c,d, e,f,g,h,i,j,k,l,m,n:std

6、_logic; begin a<=not X3; b<=not X2; c<=not X1; d<=not X0; e<=a and d; f<=b and c and d; Y0<=e or f; g<=a and c and d; h<=a and X1 and X0 ; Y1<=f or g or h; i<=a and X2 and c and d; j<=b and c and X0; k<=a and b and X1; Y2<=i or j or k; l<=X3 and b and c;

7、m<=a and X2 and X0; n<=a and X2 and X1; Y3<=l or m or n;end;实验结果：b)设计优先编码器源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity shiyan4 isport(i:in std_logic_vector(7 downto 0);a:out std_logic_vector(2 downto 0);end;architecture dat

8、aflow of shiyan4 isbegin a<="111" when I(7)='1'else "110" when I(6)='1'else "101" when I(5)='1'else "100" when I(4)='1'else "011" when I(3)='1'else "010" when I(2)='1'else "001" w

9、hen I(1)='1'else "000" when I(0)='1'else "111"end;实验结果：实验四：数选器，逻辑运算器实验目的：a）进一步熟悉组合逻辑电路的VHDL描述方法。i. 进一步熟练掌握“case”语句和“ifelse”语句的用法。ii. 掌握数选器、逻辑运算器的组合逻辑电路的设计方法。器材：PC实验内容：实现1、ABCD的多数表决器 2、二位二进制相乘电路实验结果：a）ABCD的多数表决器源程序：library ieee;use ieee.std_logic_1164.all;use ieee.

10、std_logic_unsigned.all;entity shiyan5 isport(A,B,C,D:in std_logic;Y:out std_logic);end;architecture rel_1 of shiyan5 issignal e,f,g,h,i,j,k:std_logic; begin e<=C and D; f<=A or B; g<=e and f; h<=A and B; i<=C or D; j<=h and i; k<=g or j;Y<=k;end;实验结果：b）二位二进制相乘电路源程序：library ie

11、ee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shiyan6 isport(A1,A0,B1,B0:in std_logic;P0,P1,P2,P3:out std_logic);end;architecture rel_1 of shiyan6 issignal e,f,g,h,i,j,k,l:std_logic; begin e<= A0 and B0; f<=A1 and B0; g<=A0 and B1; h<=f or g; i<=A1 and B1; j<

12、;=A0 nand B0; k<=i and j; l<=e and i;P0<=e;P1<=h;P2<=k;P3<=l;end;实验结果：实验五：显示驱动电路设计实验目的：a）掌握七段译码器的工作原理。iii. 学习显示驱动电路的VHDL描述方法。iv. 了解数码管扫描现实的原理及实现。器材：PC实验内容：实现1、二位二进制相乘数码管显示电路实验结果：a）二位二进制相乘数码管显示电路源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.st

13、d_logic_arith.all;entity bb isport(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0);end;architecture rtl of bb isbegin process(a)begincase a is when"0000"=>y<="1111110" when"0001"=>y<="0110000" when"0010"=>y<=&q

14、uot;1101101" when"0011"=>y<="1111001" when"0100"=>y<="0110011" when"0101"=>y<="1011011" when"0110"=>y<="1011111" when"0111"=>y<="1110000" when"1000"=>y&

15、lt;="1111111" when"1001"=>y<="1111011" when"1010"=>y<="1110111" when"1011"=>y<="0011111" when"1100"=>y<="1001110" when"1101"=>y<="0111101" when"1110"=

16、>y<="1001111" when"1111"=>y<="1000111" when others=>y<="ZZZZZZZ"end case;end process;end;实验结果：实验小结：本实验为第二次DEA实验，这次的实验内容相对第一次是比较多的。但是老师的讲解，使我们做起实验来，事半功倍。但是，还会犯些老毛病，比如很容易忘记，将当前工程选中。在文本编写时，必须保持文件名与实体名一致，且扩展名为“.vhd”。在写最后的数码管时犯糊涂了，以为是用原理图来实现，浪费了不少

17、时间。还有，文本编写时，高阻态是不能随便出现的，我就吃亏了。总之，这次实验做得还行。实验六：触发器的设计实验目的：a）认识RS触发器、JK触发器、D触发器和T触发器。v. 熟练掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能及动作特点。vi. 能够通过CPLD开发实现具有触发器功能的数字电路。器材：PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。实验内容：实现1、上升沿JK触发器。 实现2、上升沿D触发器。实验结果：a） 上升沿JK触发器要求设计一个合理的电路，通过MAX+plusII仿真和CPLD实现验证JK触发器的逻辑功能，并掌握其动作特点。此次

18、设计的 JK触发器如图4-6-2所示。JK触发器功能表见表4-6-2源程序：library ieee;use ieee.std_logic_1164.all;entity jkclk isport(prn,clrn,clk:in std_logic; j,k:in std_logic; q,qb:out std_logic);end;architecture jkcp1 of jkclk issignal q_temp,qb_temp: std_logic;beginprocess(prn,clrn,clk,j,k)beginif(prn='1' and clrn='0

19、')thenq_temp<='0'qb_temp<='1'elsif(prn='0')thenq_temp<='1'qb_temp<='0'elsif(clk='1' and clk'event)then if(j='0' and k='1')then q_temp<='0' qb_temp<='1'elsif(j='1' and k='0')then

20、q_temp<='1' qb_temp<='0'elsif(j='1' and k='1')then q_temp<=not q_temp; qb_temp<=not qb_temp;else q_temp<=q_temp; qb_temp<=qb_temp;end if;end if;end process;q<=q_temp;qb<=qb_temp;end;实验结果：b） 上升沿D触发器要求设计一个合理的电路，通过MAX+plusII仿真和CPLD实现验证D触发器的逻辑功能，并掌

21、握其动作特点。此次设计的D触发器如图所示。源程序：library ieee;use ieee.std_logic_1164.all;entity dcp isport(prn,clrn,clk:in std_logic; d:in std_logic; q,qb:out std_logic);end;architecture dcp1 of dcp issignal q_temp,qb_temp: std_logic;beginprocess(prn,clrn,clk,d)beginif(prn='1' and clrn='0')thenq_temp<=&

22、#39;0'qb_temp<='1'elsif(prn='0')thenq_temp<='1'qb_temp<='0'elsif(clk='1' and clk'event)then q_temp<=d; qb_temp<=not d;end if;end process;q<=q_temp;qb<=qb_temp;end;实验结果：实验小结：通过实验，让我对VHDL软件的应用更熟悉，同时认识RS触发器、JK触发器、D触发器、T触发器，掌握它们的逻辑功能和动

23、作特点。实验应注意事项：电路的编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。测试信号要包括所有端子的各种情况。同时一定要考虑文件名匹配问题。在编写程序中一定要认真细心，小小的错误就会导致结果不正确。注意文件保存时的文件名匹配问题。如果出现了错误应按着提示内容一步一步的进行调试，直到没有错误为止。总之，这次试验室较为顺利的完成了，在这次实验中收获颇多。实验七：移位寄存器的设计一、实验目的 1、掌握移位寄存器电路设计的方法。2、通过开发CPLD来实现时序逻辑电路的功能。二、实验所用仪表及主要器材 计算机，软件maxplus2，CPLD芯片三、实验原理简述（1）启用原理图（文本）编

24、辑器编译；（2）保存、编辑程序语言，在程序无错后进行编译。（3）启动波形图编译器，设置、编辑波形图并保存、仿真。（4）指定、设置CPLD芯片EPM7032SLC44-10；输入输出分配管脚。 （5）下载实现，按照设定的输入输出管脚，用线连接实验板上的发光二极管和开关改变输入开关的状态，观察输出端对应的发光二极管的状态。四、实验测量记录（真值表、源程序、仿真图）1、设计一个能自启动的环形计数器 实现如下图所示状态转移图。真值表：10000100010000100010000100011000编写出实现该电路的VHDL程序.library ieee;use ieee.std_logic_1164.

25、all;use ieee.std_logic_unsigned.all;entity roll1 isport(clk,d:in std_logic; q:buffer std_logic_vector(3 downto 0);end;architecture atl of roll1 isbegin process(clk) begin if(clk'event and clk='1')then q(3)<=d; q(0)<=q(1); q(1)<=q(2); q(2)<=q(3); if (q(0)='1')then q(3)

26、<=q(0); end if; end if; end process;end;用MAX+plusII进行仿真。2、节日彩灯电路设计要求当输入连续脉冲时，4个彩灯（发光二极管）级可以从右向左逐位亮继而逐位灭，又可以从左向右逐位亮继而逐位灭。真值表：时0000000100010011001101110111111111111110111011001100100010000000时：0000100010001100110011101110111111110111011100110011000100010000编写出实现该电路的VHDL程序.library ieee;use ieee.std_

27、logic_1164.all;use ieee.std_logic_unsigned.all;entity light isport(x,clk,rd:in std_logic; q:buffer std_logic_vector(3 downto 0);end;architecture atl of light isbegin process(clk,x) begin if(rd='0')then q<="0000" elsif(clk'event and clk='1')then if(x='1')then

28、q(3)<=q(2); q(2)<=q(1); q(1)<=q(0); q(0)<=not q(3); else q(0)<=q(1); q(1)<=q(2); q(2)<=q(3); q(3)<=not q(0); end if; end if; end process;end;用MAX+plusII进行仿真。3、硬件下载实现彩灯设计，结果用二极管显示。按照下载实现的步骤进行，分配管脚图如下：时钟控制信号CP必须接在43号管脚；异步清零端rd必须接在1号管脚；输入输出端必须接在（I/0）管脚。然后在电路板上连接好电路，变换输入端X的高低电平，可

29、以看见四个二极管如状态转移表所示依次变换。五、实验心得本次试验主要是对移位寄存器的设计，程序已在示例中给出，只要仿照示例进行设计就可得到想要的结果。在下载实现时，出了许多小问题，刚开始时老师不能下下来，后来经过老师的讲解才得以解决问题。在编写程序时，要对语句熟悉，编写中有一个if 语句后少一个end ，在边沿触发器的上升沿用 event。实验应注意事项：电路的编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。测试信号要包括所有端子的各种情况。同时一定要考虑文件名匹配问题。在编写程序中一定要认真细心，小小的错误就会导致结果不正确，从而没有编译结果注意仿真信号应包括所有端子的各种情况

30、。注意文件保存时的文件名匹配问题。如果出现了错误应按着提示内容一步一步的进行调试，直到没有错误为止。总之，这次试验我收获颇多。实验八：计数器的设计一、实验目的1 掌握计数器电路设计的方法。2 通过开发CPLD来实现时序逻辑电路的功能。二、实验所用仪表及主要器材 计算机，软件maxplus2，CPLD芯片三、实验原理简述（1）启用原理图（文本）编辑器编译；（2）保存、编辑程序语言，在程序无错后进行编译。（3）启动波形图编译器，设置、编辑波形图并保存、仿真。（4）指定、设置CPLD芯片EPM7032SLC44-10；输入输出分配管脚。 （5）下载实现，按照设定的输入输出管脚，用线连接实验板上的发光

31、二极管和开关改变输入开关的状态，观察输出端对应的发光二极管的状态。四、实验内容（真值表、原理图、源程序、仿真图）1设计一个同步带有进位输出端的二十四进制（8421BCD码）计数器，且能够自启动及具有进位输出端。方法按下列要求设计编程实现。要求：1). 用原理图输入法，元件采用74160设计上述计数器，并硬件下载实现，结果用数码管显示；2). 用文本输入法即VHDL语言设计编程，并硬件下载实现，结果用数码管显示。真值表：Q7Q6Q5Q4Q3Q2Q1Q00000000000000001000000100000001100000100000001010000011000000111000010000

32、00010010001000000010001000100100001001100010100000101010001011000010111000110000001100100100000001000010010001000100011原理图：编写出实现该电路的VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dec isport(clk,sd,ep,et:in std_logic; rd:buffer std_logic; dl:in std_logic_vector

33、(3 downto 0); dh:in std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0); qh:buffer std_logic_vector(3 downto 0);end;architecture rtl of dec isbegin process(clk,rd,sd,ep,et) begin rd<=(qh(1) nand ql(2); if(rd='0')then ql<="0000" qh<="0000" elsif(c

34、lk'event and clk='1')then if(sd='0')then ql<=dl;qh<=dh; elsif(ep='0')then ql<=ql;qh<=qh; elsif(et='0')then ql<=ql;qh<=qh; elsif(ep='1' and et='1')then if(ql=9)then ql<="0000" qh<=qh+1; else ql<=ql+1; qh<=qh; end if; end if; end if;end process;end;用MAX+plusII进行仿真：2、设计一个同步带有进位输出端的模60