电子技术课程设计报告模板(1)

1、电子技术课程设计学生姓名 史宇浩 学号 2016211111 专业年级 通信工程16级 班级 通信工程1班 指导教师 赵子龙 刘备 学 院 机电工程学院 2017年 07月 10 日基 本 情 况设计项目心电信号测试系统的设计与制作设计时间7月 3 日至 7 月 8 日设计地点成栋楼811设计目的电子技术课程设计是在学习了电路、模拟和数字电子技术课程之后，对课程进行一次综合训练的一个重要实践教学环节。学生运用已学的理论知识，通过学习EDA辅助设计软件，经过选题、查阅资料、设计、测试电路，最终用硬件电路验证设计的正确性。通过设计、全过程的训练，使学生巩固和加紧对所学知识的理解。初步掌握用Mult

2、isim软件进行仿真设计的方法和步骤，并初步掌握组合逻辑电路、时序逻辑电路的设计、调试的方法。为今后从事电子电路的设计、电子产品的开发研制打下一定的基础，是电子技术人才培养的必由之路。设计任务本设计以电路、模拟和数字电子技术课程中所涉及到的电子信息系统预处理中所用的仪表用放大器、集成运算放大电路、有源滤波电路、门电路、脉冲波形整形电路、组合逻辑电路、时序逻辑电路和可编程逻辑器件为基础，对心电信号测试系统进行独立设计。设计要求及技术指标（1）设计心率测量范围为50200次/分；（2）设计一数据放大器，将10 mV左右的心电信号不失真地放大为4V；（3）设计一个50Hz的陷波器（即带阻滤波器），滤

3、除混人心电信号的50Hz工频干扰；（4）设计一个脉冲电路，实现将模拟心电信号的波形整形功能；（5）设计一个倍频电路，实现数字心电信号的频率变换功能。1 系统设计方案 1、 格式要求：（1） 标题为宋体三（2） 正文为宋体五号2、 内容要求：（1） 自行画出系统框图；（2） 简要分析系统工作原理。根据设计任务要求，首先采用放大器将微弱的心电信号放大，为了滤除50Hz工频干扰，在信号放大通道中嵌入50Hz陷波器。并对放大、滤波后大约为4V左右的信号进行测量心率。所以该系统包含信号调理电路与心率测量及显示电路两个模块，总体框图如图2-8所示。心电信号处理系统组成框图根据以上思想，采用常用的元器件，构

4、成一个较为详细的框图，如图2-9所示。心电信号计数器采用 74160三片十进制计数器，并采用两片八D触发器74LS374作为计数状态锁存器，保证LED显示器能稳定显示。译码驱动电路采用三片74LS47，数码管采用共阳极七段LED显示器BS206。该电路在本设计中采用，由CPLD设计的频率测量模块。2 信号调理电路设计 2.1前置放大器的设计1、 格式要求：（1） 标题为宋体小三（2） 正文为宋体五号2、 内容要求：（1） 电路设计原理分析；（2） 依据测试的器件参数，对电路主要技术指标进行估算，并画出单元电路原理图；（3） 有仿真的电路，要求仿真电路、仿真结果截图，并依据仿真结果分析估算指标分

5、析；（4） 根据自己设计的参数，画出出完整的信号调理电路原图。根据设计任务要求，首先采用放大器将微弱的心电信号放大，为了滤除50Hz工频干扰，在信号放大通道中嵌入50Hz陷波器。并对放大、滤波后大约为4V左右的信号进行测量心率。所以该系统包含信号调理电路与心率测量及显示电路两个模块，总体框图如图2-8所示。图2-8 心电信号处理系统组成框图根据以上思想，采用常用的元器件，构成一个较为详细的框图，如图2-9所示。心电信号计数器采用 74160三片十进制计数器，并采用两片八D触发器74LS374作为计数状态锁存器，保证LED显示器能稳定显示。译码驱动电路采用三片74LS47，数码管采用共阳极七段L

6、ED显示器BS206。该电路在本设计中采用，由CPLD设计的频率测量模块。2.2主放大器的设计如前所述，分配给主大器的增益为40，其电路采用最普通的同相比例放大器，如图3-5所示。放大器增益为：设计要求最小增益为21倍，最大增益为41倍。图3-5 主放大器电路2.3 50Hz陷波器的设计心电信号测量过程中，比较容易受50Hz的工频干扰，如图3-6所示。所以在信号通道中，最好插人50 Hz陷波器，以抑制干扰的影响。图3-6 受50Hz工频干扰的心电信号陷波器即带阻滤波器一般有两种形式，二种是由双T网络和运放组成，另一种是由带通滤波器和相加器组成。双T网络和运放组成带阻滤波器通过引入正反馈提高Q值

7、，但是它存在调谐不方便的缺点，须严格控制元件的参数，以确保足够的调谐精度和合理的陷波深度，采用1%精度误差的元件参数，在陷波频率点大约可以获得-40-60dB的陷波能力。多路反馈有源二阶带通滤波器（MFBP）主要特点是元器件的数量少，由于存在很强的负反馈，Q值对元件变化的灵敏度较低，故可工作在高Q值的情况下。因此本设计选用由带通滤波器和相加器组成带阻滤波器，电路如图3-7所示，其中A1为带通滤波器，A2为相加器。图3-7 由带通滤波器和相加器构成的带阻滤波器带电路输入电阻被分为R4和R5两个电阻，形成一个分压器，使得电路的增益和中心频率可以被控制。MFBP带通滤波器可以，允许对Q值、Au和f0

8、 进行独立调节，而且带宽和增益因子与R5无关，因此，R6可以用来调节中心频率和增益Au，而不会影响带宽。带通滤波器的传递函数为：得频率特性方程为其幅频特性为其相频特性为式中，谐振增益为中心频率，品质因数通频带若取则上式可简化为 联立得，因此通频带可表示为电路参数估算步骤如下： 根据设计要求，取，增益，并设R6=2R4，试估算电路参数。MFBP仿真电路形式如图3-8所示，仿真电路波形如图3-9所示，带通幅频特性如图3-10所示。图3-8 MFBP仿真电路图3-9 MFBP仿真电路波形图3-10 MFBP仿真电路带通幅频特性带阻滤波器的传递函数为：50Hz陷波器仿真电路波形如图3-11所示，仿真电

9、路波形如图3-12所示，带阻幅频特性如图3-13所示。图3-11 50Hz陷波器仿真电路图3-12 50Hz陷波器仿真电路波形图3-13 50Hz陷波器仿真电路带阻幅频特性2.4 脉冲整形电路的设计在数字电路中，常常需要各种脉冲波形，这些脉冲波形的获取方法主要有两种：一种是通过整形电路对已有的非脉冲波形进行变换获取；另一种则是利用脉冲信号产生器（即多谐振荡器）直接获取。在脉冲整形电路中，最常用的两类整形电路是施密特触发器（Schmitt Trigger）和单稳态触发器电路。施密特触发器主要用于将变化缓慢的或快速变化的非矩形脉冲变换成上升沿和下降沿都变得陡峭的矩形脉冲，而单稳态触发器则是主要用以

10、宽度不符合要求的脉冲变换成符合要求的矩形脉冲。施密特触发器由于施密特触发器具有滞回特性，所以可用于抗干扰。图3-14用施密特触发器对脉冲整形555定时器是一种将模拟和数字电路结合的多用途单片集成电路，只要其外部配接少量阻容元件就可以构成施密特触发器、单稳态触发器和多谐振荡器等。555定时器由3个阻值为5k的电阻组成的分压器、两个电压比较器A1和A2、基本RS触发器、放电三极管T1和缓冲反相器N1组成，如图3-15所示，功能表如表3-1所示。图3-15 555定时器功能框图表3-1 555定时器功能表由555定时器构成的施密特触发器完成对信号调理电路输出的模拟信号整形，电路如图4-16所示。用R

11、11与R12等值电阻把TH、TR端直流电位平移于VCC二分之一处，通过C3耦合加入交流输入电压。C4的作用是防止干扰电压加到CV端，以避免改变脉宽。图3-16 555定时器构成的施密特触发器由图3-16所示的555定时器构成的施密特触发器的仿真电路可知，该施密特触发器的正向阈值电压（上触发电平）为：反向阈值电压（上触发电平）为：由图3-16所示的555定时器构成的施密特触发器的仿真波形可知，在输入电压VCC的三分之二、VCC的三分之一两点上，输出电压翻转变化，输入端直流电位正好处于两点的中心值上，只要输入电压峰峰值大于VCC的三分之一，输出就可得到重复频率相同而相位相反的方波或脉冲电压信号。图

12、3-17 555定时器构成的施密特触发器仿真电路图3-18 555定时器构成的施密特触发器仿真波形2.5 锁相倍频电路的设计采用CC4046构成的锁相倍频电路，其倍率N=100。这只要在锁相的VCO输出端（4脚）与鉴相器PC2的输人端（3脚）之间插人N分频器即可。详图如图3-19、图3-20所示。锁相环的关键外围元件是确定VCO的定时元件R13、R14、C5。如果要求VCO的最低振荡频率fomin = 0 Hz，就必须将第12脚开路，即R14 。否则fomin 0 Hz。R15、R16、C6组成RC低通滤波器。适当减小C6的容量可提高fomax值，但C6不得小于20pF，以免VCO因充电不足而

13、停振。适当增大的容量可减低fomin值。C6的容量不能太小，否则当R14 时fomin降不到零，而是维持几十至上百赫兹的低频振荡。其原因是VCO的控制电压Vd的波形中伴有低频自激振荡，致使VCO失控。这时只需要增大C6的容量，Vd恢复平滑变化的直流电压，即可滤除低频干扰。第5脚是VCO的禁止端，当第5脚置“1”时，VCO停止工作，置“0”时，VCO工作。输人信号加到锁相环鉴相器的一个输人端（14脚），VCO输出经N分频后的信号频率为f0 /N，并加到鉴相器另一个输人端。第4脚是VCO的输出端。图3-19 CD4046锁相倍频电路CD4046的详细工作原理比较复杂，下面仅对所用到的外部使用功能作

14、描述，并结合图4-19 VCO在不同参数下的特性，介绍其外围元件参数的设计。VCO的自由振荡频率设计（R13、R14、C5等元件的选择）应使f0 /N与fi之差落在锁相环的捕捉范围之内，否则会失锁。设VDD=5V，fi（平均）=80次/分=1.333Hz，最小为fmin=50 次/分=0.833Hz，fimax=150次/分=2.5Hz。100倍频后，压控振荡器VCO输出频率 f0 =100fi（平均）=133.3Hz，fomin =83.3Hz，fomax=100×2.5Hz=250Hz。根据fomin和fomax来确定VCO的定时元件R13、R14、C5。最低查曲线如图5-21

15、(a) 所示，得fomax =83.3Hz时，R2=，C5=1F。选R13=20k。环路滤波器由R15、R16、C6组成，一般取R3=470k，R4=47 k，C2=220nF。图3-20 CD4046 VCO在不同参数下的特性(a)C1、R2与fomin的关系 (b)fomax/fomin与R2/R1的关系图3-21 锁相倍频电路100分频电路采用双BCD同步加计数器CD4518，在一个封装中含有两个相同的二/十进制计数器，引脚功能如下：1CP、2CP：时钟输入端；1CR、2CR：清除端；1EN、2EN：计数允许控制端；1Q01Q03：计数器输出端；2Q02Q03：计数器输出端，其电路如图4

16、-22所示。 CD4518控制功能：CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端为高电平“1”，若用时钟下降沿触发，信号由EN输入，此时，CP端为低电平“0”，同时复位端Cr也保持低电平“0”，只有满足了这些条件，电路才会处于计数状态，否则不能工作。将数片CD4518串行级联时，经管每片CD4518署并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可以利用Q4做输出端。若将第一级的Q4端接到第二级的CP端，结果发现计数变成“缝八进一”了，原因在于Q4是在CP作用下产生正跳变的，其下降沿不能进位脉冲，只是其下降沿才是“缝十进

17、一”的进位信号。正确的接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接VSS。仿真电路如图3-21，波形图3-23所示。图3-22 锁相倍频电路仿真电路图3-23 锁相倍频电路仿真波形3 装配与调试 3.1信号调理电路装配粘贴自己焊接信号调理电路的元件面和焊接面实物照片。按照计算机仿真已达到的指标的电路，分别在万能板上完成信号调理电路、整形电路和倍频电路的焊接与装配。图4-1 元器件面布局效果图图4-2 焊接面连线效果图3.2电路调试1、测试内容要求：（1）依据指导书的测试项目，将测试数据填入；（2）粘贴记录的波形截图。2、分析内容要求：依据测试数据，对该项测试指标进行分析（包括：计

18、算、画图、讨论分析）。检查电路连接无误后，加信号源测试。3.2.1 前置放大器与主放大器的调试前置放大器输出电压U01m=224mv 放大倍数Au1=11.2主放大器输出电压U02m=4.32V 放大倍数Au2=19.3上述参数均在设计要求范围内且两级放大器的输出电压U0m=4.32V 放大倍数Au=216满足U0m=U02m Au=Au1×Au23.2.2 50Hz陷波器的调试中频频率f0=52.1Hz 此时峰峰值达到最大同频带上限频率为54.7Hz 下限频率为50.5Hz 此时峰峰值均为最大值的0.707倍则同频带宽为4.2HzMFBP增益Au=2.72/4.32=0.63 并且反相3.2.3 脉冲整形电路的调试输出信号波形是矩形波输出信号频率f0=200Hz输出信号正脉宽=2.5ms 负脉宽=2.5ms 占空比=50%3.2.4 倍频电路的调试用双踪示波器同时观察CD4046第14脚和第4脚输入和输出波形，并记录波形、幅度、频率和脉宽等参数。3 装配与调试 3.3 系统联调1、 粘贴自己系统联调照片（包括CPLD板、测试仪器等）。2、 分析内容要求：依据测试数据，分析是否达到总体设计设计技术指标要求。调整低频信号发生输出频率为2 Hz，峰值为10mV的正弦波（模拟心率为120次/min的心电信号），加到仪用放大器