Altium第九章

1、数字电路仿真实现何宾何宾2013.112Copyright 2009 Altium Limited学习内容和目标p 数字逻辑仿真库的构建p 时序逻辑电路的仿真p 基于HDL语言的数字系统仿真及验证 通过这部分内容的学习，将掌握基于门电路和HDL实现数字系统的设计方法，以及验证数字系统的方法。3Copyright 2009 Altium Limited数字逻辑仿真库的构建n 导入与数字逻辑仿真相关的原理图库 1. 在IE浏览器中输入：http:/网址，打开wiki界面。 2在下图所示界面的右上角，输入download，就会弹出提示界面，选择Download 4Copyright 2009 Alt

2、ium Limited数字逻辑仿真库的构建5Copyright 2009 Altium Limited数字逻辑仿真库的构建3出现如下图所示的界面，在该界面下选择Download all Libraries,in single ZIP file。将其下载到本地的一个路径下，并解压。6Copyright 2009 Altium Limited数字逻辑仿真库的构建4将解压后library下面的所有库，复制到E:UsersPublicDocumentsAltiumAD13 Library下面。这样就将所用的元件添加到指定的库的路径下。下面的设计，将安装和调用这些库元件。7Copyright 2009

3、Altium Limited数字逻辑仿真库的构建n 构建相关的mdl文件 对于数字模型，通过中间模型文件（intermediate model file，mdl）将原理图文件和SimCode模型连接在一起。模型文件可以使用任何ASCII文本编辑器。典型的，可以将模型文件的名字命名成和目标SimCode模型一样的名字。中间模型文件的名字是.mdl。 * 开始表示注释行。8Copyright 2009 Altium Limited数字逻辑仿真库的构建其文件的.MODEL格式是：.MODEL ModelName xsimcode(file=MODEL_PATHSimCodeModelFile fun

4、c=SimCodeFunctionName data=DataFile mntymx)。9Copyright 2009 Altium Limited数字逻辑仿真库的构建注注1 1：这里的设计，使用：这里的设计，使用Altium DesignerAltium Designer给出的数字仿真模型，给出的数字仿真模型，如果想自己通过如果想自己通过SimCodeSimCode来定制仿真模型，可以参考来定制仿真模型，可以参考AltiumAltium给出给出的的SimCodeSimCode来实现定制器件的仿真功能。来实现定制器件的仿真功能。注注2 2：单个的：单个的.scb.scb文件，包含了所编译的多个

5、模块的信息。典型文件，包含了所编译的多个模块的信息。典型的，的，.scb.scb的文件名字反映了所包含期间的目录或者类型。的文件名字反映了所包含期间的目录或者类型。10Copyright 2009 Altium Limited数字逻辑仿真库的构建注注3 3：在：在LibrarySimLibrarySim路径下，保留着所有路径下，保留着所有SimCodeSimCode源文件源文件(.txt)(.txt)和编译的（和编译的（.scb.scb）模型文件。这些主要包含用于）模型文件。这些主要包含用于TTL(LS.scb)TTL(LS.scb)和和CMOS(CMOS.scb)CMOS(CMOS.scb)

6、器件的编译过的模型文件。此器件的编译过的模型文件。此外，子文件夹下包含着外，子文件夹下包含着SimcodeSimcode的源文件例子。用于下面可用的源文件例子。用于下面可用的器件：的器件：FairchildFairchild、National SemiconductorNational Semiconductor、ST ST MicroelectronicsMicroelectronics和和Texas InstrumentsTexas Instruments。11Copyright 2009 Altium Limited时序逻辑电路的门级仿真n 有限自动状态机的实现原理有限自动状态机（Fin

7、ite State Machine, FSM）在数字系统中，有着非常重要的应用。只有掌握了FSM的原理和实现方法，才能说真正的掌握了数字电路。下图给出了有限自动状态机的模型。12Copyright 2009 Altium Limited时序逻辑电路的门级仿真时序逻辑电路的门级仿真从构成要素上，有限自动状态机包含：1输入逻辑变量的集合，比如：I0,I1；2状态集合，其状态的编码可以表示为： 000,001,010,011,100,101,110,111； ； ； ， ， 111,110,101,100,011,010,001,000PSPSPSCBA111,110,101,100,011,010

8、,001,000NSNSNSCBA 1 , 0,PSNSAA 1 , 0,PSNSAB 1 , 0,PSNSCC时序逻辑电路的门级仿真3状态转移函数，用来控制下状态转移逻辑，状态转移可以表示为输入为当前的状态和当前的输入逻辑变量的函数，比如： ),(101IICBAfAPSPSPSNS),(102IICBAfBPSPSPSNS),(103IICBAfCPSPSPSNS时序逻辑电路的门级仿真4输出变量集合，比如Y0,Y1,Y2,Y3； 5输出函数，用来控制当前状态下，各个输出逻辑变量，输出可以表示为当前状态和当前输入逻辑变量的函数。当输出与当前输入有关时，称为Mealy状态机；否则称为Moore

9、状态机。比如：Copyright 2009 Altium Limited时序逻辑电路的门级仿真有限自动状态机从宏观上来说，是由组合逻辑电路和时序电路共同组成有限自动状态机从宏观上来说，是由组合逻辑电路和时序电路共同组成的。组合逻辑电路构成下状态转移逻辑和输出逻辑电路，时序电路构成状态寄的。组合逻辑电路构成下状态转移逻辑和输出逻辑电路，时序电路构成状态寄存器。状态寄存器是状态机中的存器。状态寄存器是状态机中的“记忆记忆”电路，下状态转移逻辑控制数据流的电路，下状态转移逻辑控制数据流的方方向向下标下标PSPS表示当前的状态表示当前的状态（Previous StatePrevious State，P

10、SPS）状态转移函数，用来控状态转移函数，用来控制下状态转移逻辑制下状态转移逻辑输出函数输出函数下标下标NSNS表示下一个状态表示下一个状态（Next StateNext State，NS)NS)Copyright 2009 Altium Limited时序逻辑电路的门级仿真n 3 位8进制计数器实现原理3位计数器可以从000计数到最大111。下图给出了3位计数器的状态图。每个状态图用圆圈表示。在每个上升沿到来时，计数器从一个状态转移到另一个状态，计数器的输出从000到111，然后返回000。Copyright 2009 Altium Limited时序逻辑电路的门级仿真Copyright 2

11、009 Altium Limited时序逻辑电路的门级仿真如下图所示，通过化简卡诺图，得到下面的逻辑表达式：Copyright 2009 Altium Limited时序逻辑电路的门级仿真n 建立新的三位计数器电路仿真工程1在Windows7操作系统主界面的左下角下，选择开始Altium Designer，打开AD13.0软件。2在AD主界面主菜单下选择New-Project-PCB Project，创建一个名字为PCB_Project1.PrjPCB的新工程。3按照前面所介绍的添加原理图的方法，添加名字为Sheet1.SchDoc的原理图文件。Copyright 2009 Altium Li

12、mited时序逻辑电路的门级仿真n构建三位计数器仿真电路1从TI Logic Flip-Flop.IntLib库中找到下图所示的元件。并将其按照图所示的位置进行放置。2.从Simulation Sources.IntLib库中，找到名字为VPULSE的脉冲信号源。并展开，分别将PART A和PARTB放入下图所示的中间位置。Copyright 2009 Altium Limited时序逻辑电路的门级仿真Copyright 2009 Altium Limited时序逻辑电路的门级仿真3点击AD主界面下的工具栏内的连线按钮，将这些元器件和信号源按照下图所示的方式进行连接。Copyright 200

13、9 Altium Limited时序逻辑电路的门级仿真4如下图所示，在SN74LS173三个D输入端分别给出Q0、Q1和Q2网络标号，在其三个Q输出端分别给出D0，D1和D2网络标号，在时钟输入端添加clk网络标号。Copyright 2009 Altium Limited时序逻辑电路的门级仿真5点击V1 VPULSE图标，打开其配置界面。按照下图所示，配置该信号源参数。6. 保存该设计文件，将其保存到counter_analysis目录下。Copyright 2009 Altium Limited时序逻辑电路的门级仿真n 设置三位计数器电路的仿真参数1在AD主界面主菜单下选择Design-S

14、imulate-Mixed Sim。2打开如下图所示的Analyses Setup（分析设置）界面。按下面参数设置：Copyright 2009 Altium Limited时序逻辑电路的门级仿真Copyright 2009 Altium Limited时序逻辑电路的门级仿真 3选择Transient Analysis选项，出现如下图所示的Transient Analysis Setup（瞬态分析设置）界面。按下面参数设置：Copyright 2009 Altium Limited时序逻辑电路的门级仿真n分析三位计数器电路的仿真结果1 1运行运行SPICESPICE仿真后，弹出消息对话框。关闭

15、该对话框界面。仿真后，弹出消息对话框。关闭该对话框界面。2 2自动打开自动打开PCB_Project1.sdfPCB_Project1.sdf文件。在该文件下，点击文件。在该文件下，点击Transient Transient AnalysisAnalysis标签。标签。3 3在该界面中，分别添加在该界面中，分别添加clkclk、d0d0、d1d1、d2d2、q0q0、q1q1和和q2q2波形。下图给出波形。下图给出了三位计数器的仿真结果。了三位计数器的仿真结果。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n HDL功能及特点 硬件描述语言（Ha

16、rdware Description Language）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。 其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n HDL功能及特点 即利用计算机的巨大能力对Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，然后再自动综合，生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路。 最后生成该工艺条件下这种具体电路的时延模型。仿真验证无误后，该模型可用于制造ASIC芯片或写入CP

17、LD和FPGA器件中。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证 Verilog HDL和VHDL是目前两种最常用的硬件描述语言，同时也都是IEEE标准化的HDL语言。总的来说，它们有以下几点不同：1从推出的过程来看，VHDL偏重于标准化的考虑，而Verilog HDL则和EDA工具结合得更为紧密。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2Verilog HDL至今已有20多年的历史了，因此Verilog HDL拥有广泛的设计群体，成熟的资源远比VHDL丰富。同时Verilog HDL是从

18、高级设计语言C语言发展而来的，相比VHDL而言更容易上手，其编码风格也更为简洁明了，是一种非常容易掌握的硬件描述语言。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证3目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统抽象方面比VHDL要强一些，Verilog HDL比较适合算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）以及门级（Gate）的设计，而VHDL更适合特大型系统级（System）的设计。注：对于HDL语言的详细的学习，可以参考Xilinx

19、FPGA设计权威指南一书（清华大学出版社出版）。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 建立新的IP核设计工程这个部分将基于Xilinx的Spartan-6的FPGA，设计一个分频器和一个4位13进制的计数器，在顶层使用verilog语言例化这两个元件，并进行软件仿真。然后，生成IP核符号。1、按照前面所介绍的方法创建一个新的工程。2、按照前面所介绍的添加新文件的方法，添加名字为verilog1.v的Verilog源文件。3、在该文件中输入下面的Verilog代码。Copyright 2009 Altium Limited 基于HDL语

20、言的数字系统仿真及验证timescale 1ns / 1psmodule counter4b(input clr,input clk,output reg3:0 q);always (posedge clk or posedge clr)begin if(clr=1) q=0; else begin if(q=12) q=0; else qCreate Verilog Testbench。2出现如下图所示的Test_counter4b.VERTST文件，该文件包含了用于对设计文件counter4b.v进行测试的模板。Copyright 2009 Altium Limited 基于HDL语言的数

21、字系统仿真及验证Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证3按下图所示的位置，添加Verilog测试向量。4保存文件，其文件名字为Test_counter4b.VERTST。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证5如下图所示，在AD主界面主菜单下，选择Simulator-Simulate with Aldec OEM Simulator-Manage Testbenches。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证6出现Options

22、 for FPGA Project FPGA_Project1.PrjFpg窗口，在该窗口下选择Simulation标签。7.如下图所示的Simulation标签界面下的Configured Testbenches栏下，点击Add按钮。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证8.出现下图所示的Choose Testbench Configuration界面，在Testbench File右侧下拉框中选择Test_counter4b.VERTST文件。然后点击OK按钮。9.退回到上图所示的界面，在该界面点击OK按钮，退出仿真环境配置界面。Co

23、pyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 四位计数器设计的行为仿真1如下图所示，在AD主界面主菜单下，选择Simulator-Simulate with Aldec OEM Simulator- Testcounter4b in Test_counter4b.VERTST。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2如下图所示，出现Edit Simulation Signals（编辑仿真信号）对话框界面，点击Done按钮。Copyright 2009 Altium Limited 基于HDL

24、语言的数字系统仿真及验证3在AD主界面主菜单下，选择Simulator-Run To Time。4如下图所示，出现Enter time to run to(输入运行时间)对话框界面。将运行时间设置为100us。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证5为了观察仿真波形，在AD主界面的工具栏窗口下，点击按钮若干次，将仿真波形置于设计者的视线中，下图给出了缩小后的仿真波形。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证6观察完波形后，关闭仿真窗口。7在AD主界面主菜单下，选择Simulator-E

25、nd，停止执行仿真过程。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 分频器的Verilog设计输入1按照前面所介绍的添加新文件的方法，添加名字为verilog1.v的Verilog源文件。在该文件中输入下面的Verilog代码。2保存该文件，文件名字为div_clk.v。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 顶层Verilog设计输入1按照前面所介绍的添加新文件的方法，添加名字为veril

26、og1.v的Verilog源文件。在该文件中输入下面的Verilog代码。2保存该文件，文件名字为FPGA_Project1.v。注：注：modulemodule后的名字和文件名应该和工程的名字保持一致，在综后的名字和文件名应该和工程的名字保持一致，在综合的时候对设计进行处理。合的时候对设计进行处理。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证下图给出了添加完Verilog文件后的界面，可以看出设计的层次。Copyright 2009 Altium L

27、imited 基于HDL语言的数字系统仿真及验证n 添加IP核约束文件和约束条件 注：该约束文件和后面的实现流程都是针对注：该约束文件和后面的实现流程都是针对Xilinx Spartan-6Xilinx Spartan-6器件和器件和XilinxXilinx提供的大学开发板提供的大学开发板Nexys3Nexys31鼠标右键点击Projects窗口内的FPGA_Project.PrjCor。出现浮动菜单，在浮动菜单中选择Add New to Project-Constraint File。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2自动打开约束

28、文件，该文件给出了AD约束文件的模板。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证下面将给出在约束文件中添加器件约束条件的步骤，其步骤主要包括：在AD主界面主菜单下，选择Design-Add/Modify Constraint-Part。出现下图所示的器件选择界面。按如下参数设置： （1）Vendors（供应商）：Xilinx。 （2）Families（器件系列）：Spartan6。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证（3）Temperature Grades（温度等级）：Commerc

29、ial Grade（4）Speed Grades（速度等级）：High Performance。（5）在下图的右侧，选择XC6SLX16一列和CS324所对的232（ 可用的用户引脚的个数）。 3点击OK按钮Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证4 4可以看到约束文件中增加了一行器件约束：可以看到约束文件中增加了一行器件约束：Record=Constraint | TargetKind=Part | TargetId=XC6SLX16-3CSG324CRecord=Constraint | TargetKind=Part | Target

30、Id=XC6SLX16-3CSG324C5.5.保存约束文件，名字为保存约束文件，名字为FPGA_PROJECT.CONSTRAINTFPGA_PROJECT.CONSTRAINT。 器件选择界面Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 修改综合属性和对IP进行综合这个部分将修改综合属性，并且对IP进行综合。下面给出实现上述目的的步骤，其步骤主要包括：1.鼠标右键点击FPGA_Project.PrjCor，出现浮动菜单，选择Project Options。Copyright 2009 Altium Limited 基于HDL语言的数字系统

31、仿真及验证2.出现Options for Core Project FPGA_Project.PrjCor对话框界面。3.在该界面中选择Options标签，出现如下图所示的界面。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证（1）Output Path：是指对该设计进行综合后，生成网表文件 .edif的存放位置。（可根据情况选择路径，但是必须和后面 要查找的网表的路径一致）（2）ECO Log Path：ECO日志文件存放的位置（可根据情况选 择路径）。（3）Schematic Template Location：原理图模板位置（可根 据情况选择

32、路径）。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证4点击OK按钮，关闭该工程配置界面。5在下图内，选中FPGA_Project.v文件。然后，在AD主界面主菜单下，选择Design-Synthesis，对文件进行综合。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 生成IP核的原理图符号这个部分将生成FPGA_Project.v文件的原理图符号。下面给出实现步骤，其步骤主要包括：1在上图内，选中FPGA_Project.v文件。然后，在AD主界面主菜单下，选择Design-Generate S

33、ymbol。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2如下图所示，出现Confirm-Create a new schematic library?（是否创建一个新的原理图库？）。点击Yes按钮，表示将创建一个新的原理图库。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证3出现下图所示的Symbol Options（符号选项）对话框界面。点击OK按钮。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证4.生成下图所示的原理图符号。Copyright 2

34、009 Altium Limited 基于HDL语言的数字系统仿真及验证5.在Project窗口下，如下图所示，出现了Schematic Library Documents文件夹，下面出现一个Schlib1.SchLib的库。6将Schlib1.SchLib保存在当前工程路径下（根据情况可以进行修改）。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证7按照前面的方法，将Schlib1.SchLib库添加到系统库中。下图给出了添加Schlib1.SchLib库后的库管理器的界面。Copyright 2009 Altium Limited 基于HDL语

35、言的数字系统仿真及验证n 建立新的FPGA设计工程1在AD主界面主菜单下选择New-Project-FPGA Project，创建一个名字为FPGA_Project1.PrjFpg的新工程。将工程保存为FPGA_Project1.PrjFpg。2按照前面所介绍的添加原理图的方法，添加原理图文件。将其保存为FPGA_Project1.SchDoc文件。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证3由于在该工程中，会使用到前面生成的综合模型edif文件，所以需要指向该工程。在AD主界面主菜单下，选择DXP-Preferences。出现下图所示的界面

36、，展开左侧的FPGA，选中Synthesis。在右侧的User Presynthesized model folder下面的路径选择前面指向的ipcore下的Default-All Constraints。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 构建IP调用电路1从Schlib1.SchLib库中找到名字为FPGA_Project的元件，按照下图所示的位置将该符号放置在原理图FPGA_Project1.SchDoc中。Copyright 200

37、9 Altium Limited 基于HDL语言的数字系统仿真及验证2点击AD主界面工具栏内的按钮，在clk、clr和counter3.0放置三个端口，并且和相应的端口进行连接。3将clk连接的端口名字改为clk，方向设置为input。4将clr连接的端口名字改为clr，方向设置为input。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证5将counter3.0连接的端口名字改为counter3.0，方向设置为output。6按照前面的方法为FPGA_Project元件分配标识符为U1。7保存设计原理图文件，其名字为FPGA_Project1.S

38、chDoc。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 添加引脚等约束条件1鼠标右键点击Projects窗口内的FPGA_Project1.PrjFpg，出现浮动菜单，在浮动菜单中选择Add New to Project-Constraint File。2自动打开约束文件，该文件提供AD约束文件的模板。下面将给出在约束文件中添加器件约束条件的步骤，其步骤主要包括：在AD主界面主菜单下，选择Design-Add/Modify Constraint-Part。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿

39、真及验证按照前面添加元件约束的方法，添加器件约束条件为：Record=Constraint | TargetKind=Part | TargetId=XC6SLX16-3CSG324C下面将给出在约束文件中添加引脚位置约束条件的步骤，其步骤主要包括1在AD主界面主菜单下，选择Design-Add/Modify Constraint-Port。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2如下图所示，出现Add/Modify Port Constraint对话框界面。按下面参数设置：Copyright 2009 Altium Limited 基于

40、HDL语言的数字系统仿真及验证3在AD主界面主菜单下，选择Design-Add/Modify Constraint-Port4出现Add/Modify Port Constraint对话框界面。按下面参数设置：（1）Constraint Kind：FPGA_PINNUM。（2）Constraint Value：T10。（3）Target：clr。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证5在AD主界面主菜单下，选择Design-Add/Modify Constraint-Port。6出现Add/Modify Port Constraint对话

41、框界面。按下面参数设置：（1）Constraint Kind：FPGA_PINNUM。（2）Constraint Value：V15，U15，V16，U16。（3）Target：counter3.0。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证 下面将给出在约束文件中添加时钟约束条件的步骤（可选），其步骤主要包括：1在AD主界面主菜单下，选择Design-Add/Modify Constraint-Port。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证2出现Add/Modify Port Con

42、straint对话框界面。按下面参数设置：（1）Constraint Kind：FPGA_CLOCK_PIN。（2）Constraint Value：True。（3）Target：clk。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 设置工程配置这个部分将完成设置工程配置。下面给出设置工程配置的步骤，其步骤主要包括：1选择AD主界面Project窗口内的FPGA_Project1.PrjFpg，并点击鼠标右键，出现浮动菜单，选择Configuration Manager。2出现Configuration Manager for FPGA_Pr

43、oject1.PrjFpg对话框界面。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证3在下图所示的界面内，在Configuration右侧输入nexys3。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证4鼠标点击上图内的No Constraints Selected。弹出如下图所示的界面，在该界面内nexys3下选中复选框，表示使用FPGA_PROJECT1.CONSTRAINT约束文件。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证5点击OK按钮。6在上图所示的界面内，点击OK按钮，退出工程配置管理器界面。Copyright 2009 Altium Limited 基于HDL语言的数字系统仿真及验证n 硬件验证平台准备在进行下面的FPGA处理流程之前，准备硬件平台。下面给出准备硬件平台的步骤，其步骤主要包括：1准备Xilinx大学计划提供的Nexys3开发平台一块。2准备Altium