EDA实验开发系统

1、1会计学EDA实验开发系统实验开发系统扬声器SW9键模式选择实 验 电 路 结 构 变 换 选 择 键CLOCK0单片机接口电路扬声器连接VGA视频接口RS-232串行接口J8键8散热器CON2目标板插座221J6J4高频时钟源48MHz晶体J2GAL16V8/4JP2GAL16V8/374HC37374HC245频率计测频输入D1D2目 标 板 插 座 1发光管J1高频组中频组低频组电源输出J5+5VGNDSWG9CON1J7C38+12VGND-12VD/A工作电源座电源开关数码7数码6数码5数码4数码3数码2数码1键1键2键3键4键5键6键7VR1IN1IN0AOUTAIN1AIN0主板

2、信号输入A/D接口PS/2J3AS1JP1CJP1BJP1AB8RS-232B4VGAB3时钟频率选择时钟发生电路接口电路视频接口电路模式指示2在线下载接口电源输入接口电路切换座模拟接口电路EU3EU2数/模转换接口电路模/数转换接口电路键系统复位SW10D9D10D11D12D13D14D15D16数码8B2适配座目标芯片CPLD/FPGA目标芯片EDA实验开发J3B在线下载接口1D3D4D5D6D7D8k1信号输入A/D信号输出D/A图5.1 GW48实验开发系统的板面结构图 图5.2 GW48系统目标板插座引脚信号图 2VCCCLOCK3CLOCK5CLOCK7CLOCK9CLOCK1P

3、IO48VCCPIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26SPEAKERPIO31PIO29PIO27PIO33GNDPIO35PIO37PIO39PIO41PIO43PIO45PIO47PIO49CLOCK8GNDCLOCK6CLOCK0CLOCK2CLOCK4CLOCK10在线编程座J3B/J3AVCCSEL0SEL1GNDGNDTDInSTATDOTMSTCKCON2CON1目标板插座2目标板插座140394039GNDVCCSEL0SEL1GND21TCKTDOTMSnSTATDIVCCGNDPIO7PIO5PIO3PI

4、O1PIO9PIO25PIO23PIO21PIO19PIO17PIO15PIO13PIO11PIO10PIO2PIO4PIO6PIO8PIO12PIO14PIO16PIO18PIO20PIO22PIO24PIO01图5.3 GW48实验开发系统功能结构图 择器实验与接口方式选I/O接口信息交换通道信息显示方式控制接口控制信息信息矢量通道信号源选择控制矢量转换接口信息示模块输出显ispLSIispLSIBL7模块BL5BL3BL2接口方式与接口信息矢量总控制模块BL6模块矢量转换接口信息BL4块源发生模实验信号BL1 表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明表5.2 GW4

5、8-C系统上AD574/1674引脚端口与目标器件引脚连接对照表图5.4 实验电路信号资源符号图 译码器(a)(b)HEX(c)单脉冲(d)(e)图5.5 实验电路结构图NO.0 数码8数码7数码6数码5数码4数码3数码2数码1FPGA/CPLD目标芯片实验电路结构图NO.0PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器D7D8D5D6D3D4D1D2PIO7键8D16PIO6键7D15PIO5键6D14

6、PIO4键5D13PIO3键4D12PIO2键3D11HEX键2HEX键1PIO7-PIO2PIO11-PIO8PIO15-PIO1287654321扬声器图5.6 实验电路结构图NO.1FPGA/CPLD目标芯片实验电路结构图NO.1PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬声器D8PIO38D7PIO37D6PIO36D5PIO35D4PIO34D3PIO33D2PIO32D1PIO39PIO39-PIO32PIO49PI

7、O48PIO15-PIO12PIO11-PIO8PIO7-PIO4PIO3-PIO0图5.7 实验电路结构图NO.2FPGA/CPLD目标芯片实验电路结构图NO.2PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40译码器译码器译码器译码器键8键7键6键5键4键3键2键1PIO4887654321PIO46-PIO40接g, f, e, d, c, b, a直接与数码管的7段相接PIO38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e,

8、 d, c, b, aPIO22-PIO16接g, f, e, d, c, b, aD10D9PIO49J6VGA视频接口67845101231314R76200R77200R78200PIO41PIO40PIO43PIO42PIO44图5.8 实验电路结构图NO.3 FPGA/CPLD目标芯片实验电路结构图NO.3PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键

9、3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8图5.9 实验电路结构图NO.4 FPGA/CPLD目标芯片实验电路结构图NO.4PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44译码器译码器译码器译码器键8D16键7D15键6键5键4HEX键3HEX键2HEX键187654321PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PI

10、O0时钟计数器单脉冲单脉冲D14串行输出PIO10D8 D7 D6 D5 D4 D3 D2 D1LOADCLOCKCLEAR图5.10 实验电路结构图NO.5 FPGA/CPLD目标芯片实验电路结构图NO.5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1P

11、IO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8单脉冲单脉冲单脉冲图5.11 实验电路结构图NO.6 D11D12D13FPGA/CPLD目标芯片实验电路结构图NO.6PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40SPEAKER键8D16键7D15键6键5键4键3HEX键2HEX键187654321扬声器PIO19PIO20PIO21PIO22PIO23PIO13-PIO8PIO46-PIO40接 g, f, e, d, c, b, a直接与数码管的7段相接PIO

12、38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接 g, f, e, d, c, b, aD8 D7 D6 D5 D4 D3 D2 D1D14PIO13 PIO12 PIO11 PIO10 PIO9PIO17PIO18PIO16PIO7-PIO4PIO3-PIO0PIO8图5.12 实验电路结构图NO.7FPGA/CPLD目标芯片实验电路结构图NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36SPEAKER译码器

13、译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO46D7PIO45D6PIO44D5PIO43D4PIO42D3PIO41D2PIO40D1PIO47D16D15D14D13D12D11D9PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40单脉冲单脉冲单脉冲图5.13 实验电路结构图NO.8 FPGA/CPLD目标芯片实验电路结构图NO.8PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬

14、声器PIO9PIO15-PIO12PIO7-PIO4PIO3-PIO0HEX单脉冲单脉冲串行输入脉冲D14PIO11PIO8PIO10D7D8D5D6D3D4D1D2预置串行输入数DCBADCBA图5.14 实验电路结构图NO.9 FPGA/CPLD目标芯片实验电路结构图NO.9PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8键7键6键5键4键3HEX键2HEX键187654321扬声器PIO38 PIO37 PIO36 PIO35 PIO34 PIO33 PIO32PIO39PIO39-PIO32D8D7D6D

15、5D4D3D2D1PIO14 PIO13 PIO12 PIO11 PIO10 PIO9PIO8PIO15D16D15D14D13D12D11D10D9PIO15-PIO8PIO7-PIO4PIO3-PIO0 图5.15 实验电路结构图NO.5A 图5.16 实验电路结构图NO.5B 图5.17 实验电路结构图NO.5C 图5.18 实验电路结构图NO.B FPGA/CPLD目标芯片PIO8PIO14PIO13PIO12PIO11PIO10PIO9PIO8实验电路结构图NO.B共阴共阴共阴共阴共阴共阴共阴共阴76543218PIO1PIO2PIO3PIO4PIO5PIO6PIO7图5.19 计数

16、译码显示电路 CLK计数译码器DOUT(6)DOUT(5)DOUT(4)DOUT(3)DOUT(2)DOUT(1)DOUT(0)gfedcbaadgfbecCLKn W H E N 0 1 0 1 = D O U T D O U T D O U T D O U T D O U T D O U T D O U T = 1111100；-显示BnEND ARCHITECTURE ART；nDOUT(5) OUT 50nDOUT(6) OUT 51表5.5 JSYM.PPN的设计过程码管5随着计数的变化而显示0F。图5.4 实验电路信号资源符号图 译码器(a)(b)HEX(c)单脉冲(d)(e)图5

17、.5 实验电路结构图NO.0 数码8数码7数码6数码5数码4数码3数码2数码1FPGA/CPLD目标芯片实验电路结构图NO.0PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器D7D8D5D6D3D4D1D2PIO7键8D16PIO6键7D15PIO5键6D14PIO4键5D13PIO3键4D12PIO2键3D11HEX键2HEX键1PIO7-PIO2PIO11-PIO8PIO15-PIO1287654321

18、扬声器图5.12 实验电路结构图NO.7FPGA/CPLD目标芯片实验电路结构图NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36SPEAKER译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO46D7PIO45D6PIO44D5PIO43D4PIO42D3PIO41D2PIO40D1PIO47D16D15D14D13D12D11D9PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40单脉冲单脉冲单脉冲图5.14 实验电路结构图NO.9 FPG