数字集成电路考试重点

1、精品集成电路设计考点1. 填空题1. NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。低电平噪声容限： VIL-VOL高电平噪声容限： VOH-VIH这一容限值应该大于零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。2. MOS 晶体管动态响应与什么有关？（本征电容 P77 ）MOS 晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。本征电容的来源： 基本的 MOS 结构、沟道电荷以及漏和源反向偏置 PN 结的耗尽区。3. 设计技术 （其他考点与这种知识点类似） P1

2、47怎样减小一个门的传播延时：减小CL:负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、 互连线电容和扇出电容。增加晶体管的宽长比提高 VDD4. 有比逻辑和无比逻辑。 有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经 常以降低稳定性和付出额外功耗为代价。NMOS这样的门不是采用有源的下拉和上拉网络的组合， 而是由一个实现逻辑功能的 下拉网络和一个简单的负载器件组成。无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。 有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。5. 时序电路的特点：记忆功能的原理：（a）基本反馈；（b）电容存储电荷。6.

3、信号完整性。（电荷分享，泄露）信号完整性问题：电荷泄露电荷分享电容耦合时钟馈通7. 存储器与存储的分类按存储方式分- 可编辑 -精品随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。按存储器的读写功能分只读存储器(ROM):存储的内容是固定不变的， 只能读出而不能写入的半导体存储 器。随机读写存储器(RAM):既能读出又能写入的半导体存储器。按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。按存储器用途分根据存储器在计算机系统中所起的作

4、用，可分为主存储器、辅助存储器、高速缓冲 存储器、控制存储器等。1. 简答题1. 集成电路发展的特点性能好且成本体积愈来愈小，重量轻，引出线和焊接点少 寿命长 可靠性高 低便于大规模生产 工作电压也越来越低，能耗也变小、集成度愈来愈高。2. P181 “大扇入时的设计技术”。 设计者在进行设计时可以采取多种技术来降低大扇入电路的延时： 调整晶体管尺寸逐级加大晶体管尺寸重新安排输入充足逻辑结构3. 简述集成电路工艺中典型的光刻步骤及其相互关系。（P28 ）光刻的步骤：氧化层涂光刻胶光刻机曝光光刻胶的显影与烘干酸刻蚀旋转、清洗与干燥 各种工艺加工步骤：（扩散与离子注入、淀积、刻蚀、平面化 ） 去除

5、光刻胶（即“沙洗”）4. 什么是多晶自对准工艺，有哪些优点？（ P32 ）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从而也确定了源区和 漏区的位置，这一过程称为自对准工艺。优点：它使源和漏这两个区域相对于栅具有非常精确的位置，而且有助于减少晶体管 中的寄生电容。5. CMOS 逻辑门特性： 全摆幅、无比性、低输出阻抗、高输入阻抗、无静态功耗、高噪声6. 伪 NMOS 门的优点（ 100 字）设计简单、占用面积小、速度快、功耗小N+1 )伪 NOMS 的显著优点是：减少了晶体管的数目，（由 CMOS 的 2N 减少为： 该门额定输出高电平为 Vdd7. 传输管逻辑的优点是什么？有哪

6、些缺点，解决的办法是什么？ 优点：通过允许原始输入驱动栅端和源漏端来减少实现逻辑所需要的晶体管数目，即 需要较少的晶体管来实现给定的功能。表现出较低的开关功率由于减小了电压的摆幅，传输管需要较少的开关能量来充电一个节点。缺点： 对于一个 NMOS 器件， 其在传输 0 时很有效， 但在上拉一个节点至 VDD 时性 能很差，因为中间有阈值电压将 Vth ，即其充点只能到达： VDD-Vth 。一个纯传输逻辑门是不能使信号再生的。经过许多连续的级后可以看到信号逐渐减弱。当输出为高电平时，会消耗静态功率。解决的方法：可以插入一个 CMOS 反相器来弥补。8. 什么是时钟馈通，有何危害？ (P215)

7、 它是由在预充电器件的时钟输入和动态输出接点之间的电容耦合引起的效应。时钟馈通的危害在于： 它可能使预充电管正常情况下的反偏结二极管变为正向偏置。这会使电子注入到衬底 中，它们可能为附近处于“ 1 ”(高电平)状态的高阻抗接点所收集，最终导致出错 或产生 CMOS 闩锁。9. 写出 ASIC,FPGA 和 CPLD 英文全称和中文名称。ASIC ： Application Specific Integrated Circuit专用集成电路FPGA ： Field-Programmable Gate Array现场可编程门阵列CPLD ： Complex Programmable Logic D

8、evice复杂可编程逻辑器件10. 相比于静态逻辑电路，动态逻辑电路的优点有哪些？N+2 )动态逻辑电路的优点：1. 晶体管的数目明显减少（2. 具有较快的开关速度11. 克服电容串扰的方法（ 7 点）。1. 尽量避免浮空节点2. 敏感节点应当很好地与全摆幅信号隔离3. 在满足时序约束的范围内尽量加大上升（下降）时间。4. 在敏感的低摆幅布线网络中采用差分信号传输方法。5. 为了使串扰最小，不要使两条信号线之间的电容太大。6. 必要时可在两个信号之间增加一条屏蔽线-GND 或 VDD7. 不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减少。12. 分析时钟抖动和偏差的来源。时钟偏差

9、：集成电路中一个时钟翻转的到达时间在空间上的差别通常称为时钟偏差。时钟偏差是有时钟路径的静态不匹配以及时钟在负载上的差异造成的。时钟抖动：在芯片的某一个定点上时钟周期发生暂时的变化，即时钟周期在每个不同 的周期上可以缩短或加长。来源： 1. 时钟的产生2. 器件制造中的偏差3. 互连偏差4. 环境变化5. 电容耦合13. Mealy 和 Moore 结构的异同。Moore 型状态机：下一状态只由当前状态决定，即次态 =f（ 现状，输入 ），输出 =f （现状）；Mealy 型状态机：下一状态不但与当前状态有关，还与当前输入值有关，即次态 =f（ 现状，输入 ），输出 =f （现状，输入） ；M

10、oore 型状态机的输出信号是直接由状态寄存器译码得到， 而 Mealy 型状态机则是以现时的输入信号结合即将变成次态的现态，编码成输出信号。Moore 状态机和 Mealy 状态机的状态的是相同的，当前的状态和输入共同决定下一个状- 可编辑 -精品态是什么。14. SRAM和DRAM的存储原理和特征，分别画出它们的单元电路。SRAM，基于正反馈，有电源数据就存在，面积大，集成度低，速度快，噪声容限高DRAM，基于电荷存储，数据需频繁刷新，集成度高，功耗相对大3. D触发器，D锁存器D触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制

11、，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器和 D 触发器实现的逻辑功能基本相同， 都是暂存数据。 由与非门搭建的话， 锁存 器所耗用的逻辑资源比 D 触发器少， 所以使用锁存器有更高的集成度， 但锁存器有一下 缺点：（1 ）对毛刺敏感，毛刺信号会传递下去，无异步复位端，不能在芯片上电时处在一个 确定的状态；（2 ）会使静态时序分析变得复杂，可测性不好，不利于设计的可重用，所以当今的ASIC 设计中除了 CPU 这种甚高速电路，一般不提倡使用锁存器；（3 ）FPGA 器件中有大量的 D 触发器结构而没有锁存器

12、这种现成的结构，使用锁存器 会更耗资源，如何避免使用锁存器：（1 ）时序逻辑电路中，可用带使能端的D 触发器实现；（2 ）在组合进程中赋默认值；（3 ）对所有输入条件赋输入值， 以覆盖所有条件分支 （特别是 if.else. 和 case 结构） ；（4 ）避免产生组合电路反馈，组合电路反馈会引起精确静态时序分析难以实现等一系 列问题。在有些设计中， 不可避免的需要用到锁存器， 如在 PCI 接口设计中要完成 PCI 规范中对 Reset 功能的定义。可以通过多位选择器，有测试模式管脚做选择控制位来使设计是可 测试的。一.系统设计的挑战：1. 时钟（会产生时钟偏差 clock skew ）2. 电源分布网络的设计问题二.封装是硅芯片上是现代电路与外界之间的接口，因此它对集成电路的性能、可靠性、寿命及 成本具有重要的影响。三 .实际的 MOS 管的二级效应：阀值变化、载流子效应、 CMOS 门锁效应四. 工艺偏差的原因：1.由于淀积或杂质扩散期间的不均匀情况引起工艺参数（如杂质浓度密度、氧化层厚度 以及扩散深度）不同。这