PXIe资料汇总整理

1、PXIe资料汇总物理结构PXIe国际规范的3U机箱母座物理接口中， PXI联盟 命名Peripheral Modules为XJ3和XJ4接口，相应公座称为 XP3、XP4。生产制造厂商中德国 ENRI较多被使 用，型号对应情况：XJ3 -> ENRI 973028; XJ4 -> ENRI 214443; XP3 -> ENRI973027 ; XP4 -> ENRI 224057。PXIe母座底面图PXIe母座侧面图接口定义2.1 概述根据PXI联盟定义3U机箱中Peripheral Modules 的XJ3和XJ4硬件接口定义如下所示:Table 4。PXI Exp

2、ress Peripheral Slot and Module Pin AssignmentsPtezA9cDEFXP4 $ XJ4 Corttwetorciwn6A4#A33C3McunGWOWawxwinSTOFWWAKFWM FR I>GND5 口IZV12VGNI>GHDGMOQHD4GNOGKD的口1WAW13VGHD5l用口PXI TRlGJPXIPXI T»G5WDPMI TRKaiCM,5GNDPXLTR1G?GNOATNI FCPXLS-TARpxrci kioGND?GIMDPXI THIG1PXI IR1G0AIN&W?EQPXI TRJGT

3、GNOAGNDRWGNDRSVPXI LBLEPXI LB 淞GNDPmAEabCIDcdEIFef1PXile_CLK1iJO+PKiR_(.i Kill -<5NDPMleJ.YNLlOO*GNUPXte_OSIAKC*PXfejUSIAHC-G'NDX F2PRSNTffPWRENffGMDPMw_DSTAR&*FXIu_DSTAft0GNDPXfejDSTARA*PXlw.DSTARAGND33SMBDATSMBCLK-GNDRSVRSVGNDRSVRSVGNDM.4MPWRGDPERSTtfGNDRSVRSVGND1 RefClk*IRffRCIkGND5IPE

4、TpOUPETnOGND1PERP4JIPERn 口GNDIPETplIPETnlGNH!n&1PE1WIFJLln?5UiPtHniGNDih hrIPLKnlGNU§7IPETpJ1PET 心3 口1P皿31PRn3GNDIPETtM1PET114GND81PETD5IPETnSGHD1PERpS1PERi»GNDL1PERp4VERA4GNDI91PETp61pFFn£GNU1PFRMIPFRnSGNDiPETp?IPFTn?(WiQ1URSVRSV<«l)RSVRSVr刑n1PERMIPERn?8 口2.2 XP3/XJ31PETp

5、07/1PETn07/1PERp07/1PERn07数据差分线收发各八组1，p56 , CompactPCI Express中PET和PER命名规则与 PCI Express相反，按外设板连接器为准，PET信号（如A5/B5 ）方向是从外设到系统， PER （如C5/D5 ）方向是从系统到外设。电容耦合发生在发射侧3，p64。RefClk 土100M 差分时钟，该信号由 backplane 提供作为 module 的PCIe工作时钟。该 信号不是星型信号， 各个slot间RefClk 土相位不一致。信号性质为LVPECL,可在外设 侧电容耦合转换为其他电平3，p80。PERST#硬复位。方向从

6、slot到module ,拉高表示PXI电源和参考时钟均已稳定 3, p99。PRSNT#热插拔，低电平有效。module 接地处理。PWREN#方向从系统到外设，一般用于开启外设版的主电源芯片，低电平有效。此为短引脚，支持热插拔的外设可将该脚电阻上拉，在板卡插入过程的最后开启主电源3 ， p107 。MPWRGD方向从外设到系统，表示外设电源已稳定，高电平有效。支持热插拔的板卡，应将这个脚用10K 电阻下拉到地，并接电源芯片PG 脚 3 ， p108 。SMBCLKSMBus 用， I2C 时钟线。在系统板上为上拉状态3 ， p86-p87 。 外设板可以不用3 ，p85 ； 4 ， p79

7、 。和热插拔是独立功能，具体问题见3 ， p108 。SMBDATSMBus 用， I2C 数据线。在系统板上为上拉状态3 ， p86-p87 。外设板可以不用3 ，p85 ； 4 ， p79 。和热插拔是独立功能，具体问题见3 ， p108 。PXIe_CLK100 ±3.3V LVPECL 100M 差分时钟，该信号由backplane 提供作为module 的可选工作时钟，传输线差分阻抗100R 并端接 4 ， p66 。该信号为星型信号，各个slot 间PXIe_CLK100 土相位一致。用法是接入 FPGA,但并不作为FPGA的主时钟，而是执行 某一项需要与其他slot 之

8、间同时工作需要同步采样时的基准时钟，可以在此时钟上进行分 /倍频。一块板卡各个CPU 主时钟均独立，为石英晶振。PXIe_SYNC100 ±星型同步信号，3.3V LVPECL ，外设板传输线差分阻抗100R 并端接 4 ， p66 。此信号是（周期不规定的）10ns正脉冲，它为高电平时出现的 PXIe_CLK100的上升沿， 表示下一个 PXIe_CLK100上升沿是与 PXI_CLK10上升沿对齐4，p67。利用此信号和 PXIe_CLK100配合，可以产生一个与 PXI_CLK10有确定相位关系的分频时钟473。PXIe_DSTARA/PXIe_DSTARB/PXIe_DSTA

9、RC:为三组可选星型差分时钟信号。振源来源于时钟模块板卡（可配），时钟板卡在槽中的位置是固定的，如果带有时钟卡，槽位在中间位。通过backplane 传输到其他slot , 当PXIe_CLK100提供不了用户需求时使用。2.3 XP4/XJ4Power各slot分别配有12V、5V、3.3V开关电源，电流信息如下图所示：Tibk PXJ EMjpr4" BifkpLiof C4ntinu«ut Ciurtar15 VVUO )33 V+12 V-12 VPXJ E工St军鹏皿 ControllerSlotSAOA9 A11 AOA_1A3U PXI Eiprm Ferip

10、hcral Slot0、0 A6 A4 AGA1 A1Fd u rns P«npbrral Slot0 A0 A12 A8A0 A2 A31r Hybrid Slot> A5A6 A4 A1 AI A61' Hybrid EIm6 A5A12 ASA1 A2 APX1-1 Peripbgl Slot6 A11 A6 A1 A1 A0 APXI_TRIG7:0各slot上的8组TRIG信号线是分别互通，与主机控制器无关。作用是一块卡通过slot发出一组或多组 TRIG,其他slot上可捕获时间，识别 TRIG。PXI_CLK10作用与上述PXIe_CLK100 类似，但为

11、3.3V 单端时钟 10M 。 PXI_CLK10 和PXIe_CLK100 同相 4 p67。PXI_STAR星型触发信号，各slot 互通，由主机控制器发出。与PXI_TRIG7:0 有所区别。PXI_LBL6/LBR6:链状信号，各module 之间可以与相邻左右板卡通信4 ， p65 。该线可以承受较高电压，也可以用来传递模拟信号5 ， p22 。GA4:0slot 信息位，总共支持32 个。用于外设板识别自己在哪个槽上，信号由系统发往slot, 高阻态为1 ，地为 03， p103 。SYSEN#:该信号用于识别系统槽，在背板系统槽上接地、其他槽悬空。外设板不会用到3 ， p103

12、。WAKE#:用于外设板唤醒系统板。如果外设不支持WAKE ，该脚悬空处理。WAKE 与热插拔是独立功能3 ， p108 。ALERT#:I2C 选择信号SMBus 用， 在系统板上为上拉状态3 ， p86-p87 。 外设板可以不用3 ， p85 ；4 ， p79 。和热插拔是独立功能，具体问题见3 ， p108 。ATNLED系统输出至各个slot ，可驱动module 上 LED3 ， p107 。电压 3.3V。ATNSW#:“ attention switch ”， 外设 module 接 IO 控制， 系统背板上拉状态。用于软处理热插拔。不支持热插拔的外设板，该引脚应悬空；支持热插

13、拔但没有设置IO 口控制，直接高电平处理3 ， p107 。2.4 热插拔顺序：子板插入，PWREN# 最后连接；子板 PWREN# 被拉低，此信号热插拔控制器或稳定器开启；子板电源稳定，处理器开始接管子板逻辑；子板拉高MPWRGD ，表示配置完毕。2.5 PCIePCIe 总线包括了Table 4-9 XP3/XJ3 Connector 中的淡黄色部分（RefClk ±、1PETp07 、 1PETn07 、 1PERp07 、 1PERn07 ） 、 PRSNT# 信号及 PERST#。三、 驱动及软件PCIe 驱动包由XILINX 提供，含驱动源码、测试源码和驱动安装程序，一般情况下不对驱动源码作修改。编译测试源码需要VS 平台 （ VS2015 版本以上）+WDK（ 1703以上）编译器，win10 操作系统。由于 PCIe 协议本身较为复杂（详见PCIe 总线规范）， XILINX 为方便用户开发了PCIe IP 硬核， 官方文档为PG195 ， 如此不需要去关心PCIe 本身， 只需要熟悉XILINX硬核使用即行，相对而言要比看PCIe 容易的多。参考文