第3章 存储系统

1、存储器存储器：用来：用来存储存储程序和数据的程序和数据的记忆设备记忆设备。存储介质存储介质：具有两种明显区别且稳定的物理状态，在外界的作：具有两种明显区别且稳定的物理状态，在外界的作用下，能够相互转化；一种稳定状态表示用下，能够相互转化；一种稳定状态表示“0”，则另一种状态，则另一种状态表示表示“1”。目前主要采用。目前主要采用半导体器件半导体器件和和磁性材料磁性材料。存储位存储位或或存储元存储元：最小的存储单位：最小的存储单位一位二进制代码一位二进制代码存储单元存储单元：由若干个存储元组成。：由若干个存储元组成。半导体半导体存储器存储器磁表面磁表面存储器存储器存储器存储器（1）按）按存储介质

2、存储介质分类分类:随机随机存储器存储器顺序顺序/半顺序半顺序存储器存储器随机读写随机读写存储器存储器只读只读存储器存储器非永久非永久记忆的存储器记忆的存储器永久性永久性记忆的存储器记忆的存储器主主/辅辅助存储器助存储器高速缓冲高速缓冲/控制控制存储器存储器（2）按）按存取方式存取方式分类：分类：存储器存储器（3）按）按读写功能读写功能分类：分类： 存储器存储器（4）按）按信息可保存性信息可保存性分：分：存储器存储器（5）按）按系统作用系统作用分类：分类：存储器存储器（6）按）按CPU是否是否可直接访问，存储器可直接访问，存储器：高速缓冲存储器、主存储器：高速缓冲存储器、主存储器：必须调入内存，

3、才能被：必须调入内存，才能被CPU处理处理对存储器要求：容量对存储器要求：容量大大、速度、速度快快、成本、成本低。低。多级存储器体系结构：多级存储器体系结构：高速缓冲存储器高速缓冲存储器、主存储器主存储器和和外存储器外存储器；高速缓冲存储器高速缓冲存储器：又称：又称“cache”，由由TTL半导体材料组成。存半导体材料组成。存取时间为取时间为到到，容量在，容量在到到。存放。存放。小容量、快速存储器小容量、快速存储器位于位于CPU和内存之间，属于和内存之间，属于CPU可放在可放在CPU内部，也可作为单独的模内部，也可作为单独的模块块主存储器主存储器：简称：简称“主存主存”，由，由MOS半导体存储

4、器组成，存放半导体存储器组成，存放。容量在。容量在到到，存取时存取时间为间为到到。外存储器外存储器：简称：简称“外存外存”，大容量，大容量辅助辅助存储器；磁表面存储存储器；磁表面存储器或光盘存储器；存放器或光盘存储器；存放。容量从。容量从到到，。存取速度为。存取速度为。高速缓冲存储器高速缓冲存储器：简称：简称cache，由，由寄存器寄存器构成，在速度上与构成，在速度上与CPU匹配，用来匹配，用来。存储容量一般。存储容量一般，位数与机器字长位数与机器字长相同。相同。其他功能的存储器其他功能的存储器：如微程序控制器的控存、在显示和印刷：如微程序控制器的控存、在显示和印刷输出设备中的字库和数据缓冲存

5、储器。输出设备中的字库和数据缓冲存储器。主要性能指标：主要性能指标：存储容量存储容量、存取时间存取时间、存储周期存储周期和和存储器带宽存储器带宽。字字存储单元（存放一个存储单元（存放一个机器字机器字的存储单元），相应地址为的存储单元），相应地址为字地址字地址字节字节存储单元（存放一个存储单元（存放一个字节字节的存储单元），相应地址为的存储单元），相应地址为字节地址字节地址按按字字寻址的计算机：计算机中可编址的最小单位是寻址的计算机：计算机中可编址的最小单位是机器字机器字按按字节字节寻址的计算机：计算机中可编址的最小单位是寻址的计算机：计算机中可编址的最小单位是字节字节存储容量存储容量：存储器中

6、可容纳的存储单元总数；：存储器中可容纳的存储单元总数； 单位：单位：B(Byte), KB, MB, GB, TB, PB。存取时间存取时间：又称访问时间，从启动一次存储器操作到：又称访问时间，从启动一次存储器操作到 完成该操作所经历的时间。完成该操作所经历的时间。存储周期存储周期：连续两次启动同一存储器操作需要的最小：连续两次启动同一存储器操作需要的最小时间间隔。时间间隔。存储周期存储周期存取时间存取时间存储器带宽存储器带宽：单位时间存储器所存取的信息量；：单位时间存储器所存取的信息量； 度量单位：度量单位：位位/秒秒、字节字节/秒秒； 可靠性可靠性：在规定的时间内，存储器无故障的概率。：在

7、规定的时间内，存储器无故障的概率。 用用平均无故障时间平均无故障时间MTBF功耗与集成度功耗与集成度：耗电的多少；单个芯片存储容量；：耗电的多少；单个芯片存储容量；性能性能/价格比价格比：衡量存储器经济性能好坏的综合性指标。：衡量存储器经济性能好坏的综合性指标。 性能包括前述的各项指标。性能包括前述的各项指标。(Random Access Memory)：存储单元的内容可随机读写。存储单元的内容可随机读写。 优点优点：存取速度快、体积小、可靠性高、价格低廉。：存取速度快、体积小、可靠性高、价格低廉。 缺点缺点：断电后信息即丢失。：断电后信息即丢失。3.2 3.2 SRAMSRAM（Static

8、 RAMStatic RAM）存储器存储器 存储器的核心和基础，用来存储一位二进制信息存储器的核心和基础，用来存储一位二进制信息0或或1。 以六管以六管SRAM存储元为例解释工作原理，它是由两个存储元为例解释工作原理，它是由两个MOS反相器交叉耦合而成的反相器交叉耦合而成的触发器触发器，用来存储一位二进制代码。，用来存储一位二进制代码。SRAM 静态静态MOS存储器存储器DRAM动态动态MOS存储器存储器源极漏极栅极写操作写操作： 写入写入“1”时，使高、低电位分别加到时，使高、低电位分别加到A、B两端，两端，T1截止截止、 T2导通；地址线上无信号时，导通；地址线上无信号时， T5、T6、T

9、7、T8都截止，都截止，T1、T2保持状态不变，通过反相器使状态保持状态不变，通过反相器使状态更加稳定。更加稳定。 写写“0 ”的情况完全类似。的情况完全类似。读操作读操作： 地址信息到达时，使地址信息到达时，使T5、T6、T7、T8导通，存储导通，存储元的信息被送到元的信息被送到I/O与与I/O线上，线上， I/O与与I/O线接上一个线接上一个差动读出放大器，从其电流方向，可以得出所存信息差动读出放大器，从其电流方向，可以得出所存信息是是“1”或或“0”。也可。也可I/O或或I/O一端接到外部，看其一端接到外部，看其有无电流通过，得出所存信息。有无电流通过，得出所存信息。静态存储元序列 由由

10、存储体存储体、地址译码电路地址译码电路、读写电路读写电路和和控制电路控制电路等组成。等组成。 存储体存储体：存储单元的集合。通常把各个字的同一位组织在一个：存储单元的集合。通常把各个字的同一位组织在一个集成片中，同一位的这些字通常排成矩阵形式。集成片中，同一位的这些字通常排成矩阵形式。地址译码器地址译码器：把用二进制代码表示的地址转换成输出端的高电位，把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。用来驱动相应的读写电路，以便选择所要访问的存储单元。地址译码器的输入信息来自地址译码器的输入信息来自CPU的的地址寄存器地址寄存器（AR）。单译码结

11、构单译码结构：地址译码器只有一个，译码器输出为：地址译码器只有一个，译码器输出为字选线字选线双译码结构双译码结构：两个地址译码器，可减少选择线条数：两个地址译码器，可减少选择线条数地址译码的两种方式：地址译码的两种方式：驱动器驱动器：一条：一条X选择线要控制挂其上所有存储元电路，选择线要控制挂其上所有存储元电路， 其所带的电容负载很大，为此需加驱动器。其所带的电容负载很大，为此需加驱动器。I/O电路电路：处于数据总线和被选用的单元之间，用于控：处于数据总线和被选用的单元之间，用于控 制被选中的单元读出或写入，并具有放大信制被选中的单元读出或写入，并具有放大信 息作用。息作用。片选与读片选与读/

12、写控制电路写控制电路：当需要大容量的存储器时，需把：当需要大容量的存储器时，需把存储器片按照一定方式连接而成。在地址选择时，首先存储器片按照一定方式连接而成。在地址选择时，首先要选片，此片所连接的地址线才有效。通常用要选片，此片所连接的地址线才有效。通常用地址译码地址译码器的输出器的输出和和一些控制信号一些控制信号来形成片选信息。来形成片选信息。输出驱动电路输出驱动电路：为扩展存储器容量，需将几个芯片的数：为扩展存储器容量，需将几个芯片的数 据线并联使用，这同样需要驱动电路。据线并联使用，这同样需要驱动电路。举例举例：双译码结构的：双译码结构的40961存储器，排成存储器，排成64 64的矩阵

13、，其中的矩阵，其中A0-A5输入至输入至X地址译码器，地址译码器，输出输出64条选择线，分别选择条选择线，分别选择1-64行，行，A6-A11 输输入至入至Y地址译码器，也输出地址译码器，也输出64条选择线，分别条选择线，分别选择选择1-64列。列。读出过程同时是刷新过程读出过程同时是刷新过程。 刷新操作刷新操作：存储的信息电荷会泄漏，时间一长就丢：存储的信息电荷会泄漏，时间一长就丢失信息。为此必须按照一定的规律不断给工作管充电，失信息。为此必须按照一定的规律不断给工作管充电，补足电荷。在刷新操作中的补足电荷。在刷新操作中的“读读”称为称为“假读假读”。 10位行地址线亦用于刷新地址，实现一行

14、一行的刷新。位行地址线亦用于刷新地址，实现一行一行的刷新。 当某一行被选中时，则这一行的存储元都被选通到当某一行被选中时，则这一行的存储元都被选通到读出放大读出放大器器，在那里被鉴别且锁存和重写。但列译码器只选通，在那里被鉴别且锁存和重写。但列译码器只选通1024个放大个放大器中的一个。器中的一个。 数据的输出和输入端是分开的，且有各自的锁存器。数据的输出和输入端是分开的，且有各自的锁存器。 读周期读周期：行地址必须在：行地址必须在RAS之前有效，列地址必须在之前有效，列地址必须在CAS之之前有效。由于地址锁存器，所以在列地址保持后，读写周期完成前有效。由于地址锁存器，所以在列地址保持后，读写

15、周期完成之前，外界的地址总线可改变。之前，外界的地址总线可改变。 写周期写周期：要求写命令必须在要求写命令必须在RAS变高之前变高之前，或或CAS变高之前有变高之前有效。效。数据必须提前有效出现在数据总线上。数据必须提前有效出现在数据总线上。 刷新周期刷新周期：在每次读或写周期时，选中的：在每次读或写周期时，选中的存储元都被刷存储元都被刷新。新。 刷新周期刷新周期：。通常刷新周期为。通常刷新周期为2ms，8ms 集中式集中式 分散式分散式 异步式异步式集中刷新方式RW刷新2刷新1RW128RWRW刷新间隔2ms读写/维持刷新过程/ 死区500ns500ns 把刷新间隔分为两部分，前一部分进行把

16、刷新间隔分为两部分，前一部分进行，后一部分，后一部分。因为刷新。因为刷新时期不能进行读写操作，称为时期不能进行读写操作，称为死时间死时间。本方式适用于。本方式适用于高速存储器。高速存储器。用在实时性要求不高的场合。2ms内集中安排所有刷新周期。分散刷新方式RW刷新2刷新1RW128RWRW刷新间隔128us500ns500ns存储周期各刷新周期分散安排在存取周期中。用在低速系统中 把存储周期分为两半，前半段时间用来读把存储周期分为两半，前半段时间用来读/写操作写操作或维持信息，后半段用于刷新操作，经过一段时间把或维持信息，后半段用于刷新操作，经过一段时间把整个存储器刷新一遍。该方式使整个系统读

17、写速度降整个存储器刷新一遍。该方式使整个系统读写速度降低，但刷新周期变短，且不存在死时间。低，但刷新周期变短，且不存在死时间。 异步刷新方式RW刷新1RWRW15.5微秒500nsRW128RW各刷新周期分散安排在2ms内每隔一段时间刷新一行。每隔15.5微秒做一次刷新请求，刷新一行；2毫秒内刷新完所有行用在大多数计算机中。2ms128行15.5 微秒15.5微秒500ns【例【例2】 说明说明1M1位位DRAM片子的刷新方法，刷新片子的刷新方法，刷新周期定为周期定为8ms 。【解】解】 如果选择一个行地址进行刷新，如果选择一个行地址进行刷新， 刷新地址为刷新地址为A0A8，因此这一行上的因此

18、这一行上的2048个存储元同时进行刷个存储元同时进行刷新，即在新，即在8ms内进行内进行512个周期的刷新。个周期的刷新。 刷新方式可采用：在刷新方式可采用：在8ms中进行中进行512次刷新操作次刷新操作的集中式刷新，或按的集中式刷新，或按8ms51215.5s刷新一次的异刷新一次的异步式刷新。步式刷新。4、存储器容量的扩充自学 DRAM刷新需要硬件电路支持，它们集成在一个芯片刷新需要硬件电路支持，它们集成在一个芯片上，形成上，形成DRAM控制器，是控制器，是CPU和和DRAM间的接口电路。间的接口电路。组成部分：组成部分： 地址多路开关地址多路开关：选择分时送出：选择分时送出、及及。 刷新定

19、时器刷新定时器：提供刷新请求。：提供刷新请求。 刷新地址计数器刷新地址计数器：采用：采用RAS刷新时，需要刷新地址计刷新时，需要刷新地址计数器。数器。 仲裁电路仲裁电路：读写请求和刷新请求同时产生时：读写请求和刷新请求同时产生时，裁决谁裁决谁优先。优先。 定时发生器定时发生器：向：向DRAM提供提供RAS、CAS及及WE，实现读实现读写和刷新操作。写和刷新操作。 问题问题： 半导体半导体RAM是靠是靠_存储存储信息；而半导体信息；而半导体动态动态RAM靠靠_存储信息。存储信息。 答案：答案： 触发器原理触发器原理 电容存储电荷原理电容存储电荷原理 存储器在进行读写操作时，首存储器在进行读写操作

20、时，首先必须先接受先必须先接受_信号，再接受信号，再接受_和和_信号信号, ,最后最后才在数据总线上进行信息交换才在数据总线上进行信息交换。答案：地址、片选和读写答案：地址、片选和读写1、FPM-DRAM：快速页模式动态存储器，它是根据程序的局：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号存储单元地址，首先由低电平的行选通信号RAS确定行地址，然确定行地址，然后由低电平的列选信号后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是确定列地址。下一次寻

21、找操作，也是由由RAS选定行地址，选定行地址，CAS选定列地址，依此类推。选定列地址，依此类推。 快速页模式允许在选定的行中对每一个列地址进行连续快速快速页模式允许在选定的行中对每一个列地址进行连续快速的读操作或写操作。的读操作或写操作。2、CDRAM（Enhanced DRAM）芯片芯片：在：在DRAM芯片上集成芯片上集成一个一个SRAM实现的小容量高速缓冲器，以改善芯片性能。实现的小容量高速缓冲器，以改善芯片性能。 ： 首先，行地址先到，保存在行地址锁存器和最后读出行地址首先，行地址先到，保存在行地址锁存器和最后读出行地址锁存器中，并将此行指定的所有内容送出保存到锁存器中，并将此行指定的所

22、有内容送出保存到SRAM中；然中；然后，列地址到达，保存到列地址锁存器中，直接从后，列地址到达，保存到列地址锁存器中，直接从SRAM中取中取出所选中的存储单元；出所选中的存储单元； 当下一次读取时，输入的行地址立即和最后读出行锁存器的当下一次读取时，输入的行地址立即和最后读出行锁存器的内容相比较，若相等，则命中，输入的列地址直接从内容相比较，若相等，则命中，输入的列地址直接从SRAM中中取出存储单元，若不等，则需重复前一步骤。取出存储单元，若不等，则需重复前一步骤。（1）在）在SRAM读出期间可同时对读出期间可同时对DRAM阵列刷新；阵列刷新；（2）芯片内的数据输出路径与数据的输入路径是分开）

23、芯片内的数据输出路径与数据的输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。的，允许在写操作完成的同时来启动同一行的读操作。（3）对猝发式读取非常有利。）对猝发式读取非常有利。 DRAM通常用做主存储器，其读写操作的正确性与通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读增加了附加位，用于读/写操作正确性校验。增加的写操作正确性校验。增加的附加位也要同数据位一起写入附加位也要同数据位一起写入DRAM中保存。其原中保存。其原理如图所示。理如图所示。例例1:1:用用21142114（1K

24、1K4 4）SRAMSRAM芯片组成容量为芯片组成容量为4K4K8 8的存储器。地址总线的存储器。地址总线A15A15A0A0（低）（低）, ,双向数据双向数据总线总线D7D7D0D0（低）（低）, ,读读/ /写信号线写信号线R/WR/W。给出芯片地址分配与片选逻辑给出芯片地址分配与片选逻辑, ,并画出并画出M M框图。框图。1.1.计算芯片数计算芯片数（1 1）先扩展位数，再扩展单元数。）先扩展位数，再扩展单元数。 2 2片片1K1K4 4 1K1K8 8 4 4组组1K1K8 8 4K4K8 8 8 8片片 （2 2）先扩展单元数，再扩展位数。）先扩展单元数，再扩展位数。 4 4片片1K

25、1K4 4 4K4K4 4 2 2组组4K4K4 4 4K4K8 8 8 8片片 存储器寻址逻辑存储器寻址逻辑2.2.地址分配与片选逻辑地址分配与片选逻辑芯片内的寻址系统芯片内的寻址系统( (二级译码二级译码) )芯片外的芯片外的地址分配地址分配与与片选逻辑片选逻辑为芯片分配哪几位地址，为芯片分配哪几位地址，以便寻找片内的存储单以便寻找片内的存储单元元由哪几位地址形成由哪几位地址形成芯片选择逻辑，以芯片选择逻辑，以便寻找芯片便寻找芯片存储空间分配：存储空间分配：4KB4KB存储器在存储器在1616位地址空间（位地址空间（64KB64KB）中占据）中占据任意连续区间。任意连续区间。64KB64K

26、B1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KBA A1515A A1212A A1111A A1010A A9 9AA0 0A11A11A0A00 0 0 0 0 00 0任意值任意值 0 0 0 0 1 11 10 1 0 1 1 11 11 0 1 0 1 11 10 1 0 1 0 00 01 0 1 0 0 00 01 1 1 1 0 00 01 1 1 1 1 11 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成

27、片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑1K1K1K1K1K1K1K1KA9A9A0A0A9A9A0A0A9A9A0A0A9A9A0A0CS0CS0CS1CS1CS2CS2CS3CS3A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A10103.3.连接方式连接方式（1 1）扩展位数）扩展位数4 1K4 1K4410 1K4 1K4410 1K4 1K44104 1K4 1K441044A9A0D7D4D3D044R/WA11 A10CS3A11 A10CS0A11 A10CS1A11 A10CS2（2 2

28、）扩展单元数）扩展单元数 （3 3）连接控制线）连接控制线（4 4）形成片选逻辑电路）形成片选逻辑电路某半导体存储器，按字节编址。其中，某半导体存储器，按字节编址。其中，0000H0000H 07FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片芯片（2KB/2KB/片）；片）；0800H0800H13FFH13FFH为为RAMRAM区，选用区，选用RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线A15A15A0A0（低）。给出地址分配和片选逻辑。（低）。给出地址分配和片选逻辑。例例2:2:1.1.计算容量和芯片数计算容量和芯片

29、数ROMROM区：区：2KB 2KB RAMRAM区：区：3KB 3KB 存储空间分配：存储空间分配：2.2.地址分配与片选逻辑地址分配与片选逻辑先安排大容量芯片（放地址低先安排大容量芯片（放地址低端），再安排小容量芯片。端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。共共3 3片片 A A1515A A1414A A1313A A1212A A1111A A1010A A9 9AA0 00 0 00 0 0 0 0 0 0 0 00 00 0 00 0 0 0 0 0 0 1 11 1 0 0 00 0 0 0 1 0 1 1 11 1 0 0 00 0 0 1 0 0 1 0

30、0 1 11 1 0 0 00 0 0 0 1 0 1 0 00 0 0 0 00 0 0 1 0 0 1 0 0 0 00 0低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑2K2K2K2K1K1KA10A10A0A0A10A10A0A0A9A9A0A0CS0CS0CS1CS1CS2CS2A A1212A A1111A A1212A A1111A A1212A A11115KB5KB需需1313位地位地址寻址寻址：址：ROMROMA12A12A0A064KB64KB1K1K2K2K2K2KRA

31、MRAMA A1010A A1515A A1414A A1313为全为全0 01、用16K16位的SRAM芯片构成64K32位的存储器。要求：（1）总共需要多少片SRAM芯片？地址线共需多少位？数据线共需多少位？使用何种方式的译码器？（2）画出该芯片组成的存储器逻辑框图。解：（1）所需芯片总数（64K32）（16K16）= 8片，因此存储器可分为4个模块，每个模块16K32位，地址线共需16位，数据线共需32位，各模块通过地址线A15、A14进行选片，用2：4译码器进行译码。（2）该芯片组成的存储器逻辑框图：ROM的分类的分类 最大优点：最大优点： ROM掩模式掩模式ROM（M）一次编程一次编

32、程ROM（PROM）多次编程多次编程ROM熔丝烧断型熔丝烧断型PROMPN结击穿型结击穿型PROM光擦编程光擦编程ROM（EPROM）电擦编程电擦编程ROM（EEPROM）1 1）掩膜）掩膜ROMROMPROM基本基本存储电路存储电路ROMROM定义定义优优 点点缺缺 点点掩模式掩模式数据在芯片制造过程数据在芯片制造过程中已确定中已确定可靠性和集可靠性和集成度高，价成度高，价格便宜格便宜不能重写不能重写一次编程一次编程用户可自行改变产品用户可自行改变产品中某些存储元中某些存储元可以根据用可以根据用户需要编程户需要编程只能一次只能一次性改写性改写多次编程多次编程可以用紫外光照射或可以用紫外光照射

33、或电擦除原来数据，然电擦除原来数据，然后再重新写入新数据后再重新写入新数据可以多次改可以多次改写写ROM中中的内容的内容ROMROM的分类的分类2 2、光擦可编程只读存储器（光擦可编程只读存储器（EPROMEPROM） （1）基本存储元电路）基本存储元电路 与普通与普通MOS电路不同的是：在电路不同的是：在S极和极和D极之间，有一个极之间，有一个由多晶硅做的栅极，被浮空的绝缘物二氧化硅包围。由多晶硅做的栅极，被浮空的绝缘物二氧化硅包围。 工作原理工作原理：管子制造好时，硅栅上没有电荷，管子：管子制造好时，硅栅上没有电荷，管子内没有导电沟道，内没有导电沟道，D极和极和S极之间不能导通，极之间不能

34、导通，表示表示“ 1 ” ；当两端加上高压时，击穿两极，有电子通过；当两端加上高压时，击穿两极，有电子通过绝缘层注入到硅栅，当击穿的高压撤去，因硅栅被绝绝缘层注入到硅栅，当击穿的高压撤去，因硅栅被绝缘层包围，注入的电子无处泄露，两极是导通的，缘层包围，注入的电子无处泄露，两极是导通的，表表示示“ 0 ” 。EPROM实例：实例：2716（2K8位）芯片位）芯片 芯片正常工作使用芯片正常工作使用+5V电源，片子脱机编程用电源，片子脱机编程用+25V电源；为了在片子没有选中时功耗降低，设计一电源；为了在片子没有选中时功耗降低，设计一个个PD/PGM功率下降功率下降/编程输入端，使编程输入端，使EP

35、ROM输出端输出端工作在高阻状态。工作在高阻状态。【例例3】CPU的地址总线16根，双向数据总线8根，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。 主存地址空间分配如下： 08191为系统程序区，由只读存储芯片组成； 819232767为用户程序区； 最后(最大地址)2K地址空间为系统程序工作区。 上述地址为十进制，按字节编址。 现有如下存储器芯片： EPROM：8K8位; SRAM：16K1位，2K8位，4K8位，8K8位。 请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3 8

36、译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片？【解解】主存地址空间分布如图所示。根据给定条件，选用 EPROM：8K8位芯片1片 SRAM：8K8位芯片3片， 2K8位芯片1片。 3 8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K8位芯片还需加门电路译码。 主存储器组成与CPU的连接逻辑图 由由INTEL公司于公司于90年代发明的一种高密度、非易失年代发明的一种高密度、非易失性的读性的读/写半导体存储器。写半导体存储器。特性：特性： 固有的非易失性；固有的非易失性； 廉价的高密度：成本低，不需后援存储器；廉价的高密度：成本低，不需后援存储器； 直接执行

37、：不从后援存储器加载，可直接执行；直接执行：不从后援存储器加载，可直接执行； 固态性能：低功耗、高密度且没有机电移动装置半固态性能：低功耗、高密度且没有机电移动装置半 导体技术；导体技术；1、 闪速存储器的逻辑结构（以闪速存储器的逻辑结构（以28F256A为例为例 32K8） 增加了状态控制、指令寄存器和编程增加了状态控制、指令寄存器和编程/擦除定时器，擦除定时器，另外还有擦除电压开关和编程电压开关。另外还有擦除电压开关和编程电压开关。 CPU与存储器速度不匹配，以及在一个与存储器速度不匹配，以及在一个CPU周期中周期中需几次到存储器存取信息，从而限制了高速计算，故必需几次到存储器存取信息，从

38、而限制了高速计算，故必须设法提高存储器性能。须设法提高存储器性能。 （1 1）采用新工艺或加大存储器字长。）采用新工艺或加大存储器字长。 （2 2）采用并行操作的双端口存储器。）采用并行操作的双端口存储器。 （3 3）在）在CPUCPU和主存之间插入和主存之间插入cachecache。 （4 4）每次存取更多信息。）每次存取更多信息。 同一个存储器具有两组相互独立的读写控制线路同一个存储器具有两组相互独立的读写控制线路。 当当，在两个端口上进行，在两个端口上进行读写操作，一定读写操作，一定。 当两个端口同时存取同一存储单元时，便发生读当两个端口同时存取同一存储单元时，便发生读写冲突，为此设置写

39、冲突，为此设置BUSY标志。由存储器的仲裁逻辑标志。由存储器的仲裁逻辑决定对哪个端口优先进行读写操作，而对另一个被延决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置迟的端口置BUSY标志，即暂时关闭此端口。标志，即暂时关闭此端口。00000001110100001111100001011111000111110000011100000011110100010111100001111111 优点：优点： 某个模块出现故障时，不影响其他模块工作；存储某个模块出现故障时，不影响其他模块工作；存储器的容量扩充比较方便。器的容量扩充比较方便。 缺点：缺点： 各个模块串行工作，存储器的带宽受到限制

40、。各个模块串行工作，存储器的带宽受到限制。连续地址分布在相邻不同模块内，而同一个模块内连续地址分布在相邻不同模块内，而同一个模块内的地址不连续。的地址不连续。 优点：优点： 对连续字的成块传送，容易实现多模块流水式的并对连续字的成块传送，容易实现多模块流水式的并行存取，能大大提高存储器带宽。行存取，能大大提高存储器带宽。缺点缺点：多个模块必须协同工作，一个出现故障时，其多个模块必须协同工作，一个出现故障时，其他模块不能工作，且不便于存储器容量的扩充。他模块不能工作，且不便于存储器容量的扩充。 四个模块都有自己的四个模块都有自己的、和和，各自以等同的方式与各自以等同的方式与CPU传送信息。传送信

41、息。 CPU同时访问四个模块，由存储器控制部件控制同时访问四个模块，由存储器控制部件控制它们分时使用数据总线。它们分时使用数据总线。对于一个存储模块，从对于一个存储模块，从CPU给出访存命令直到读出信息仍然使用一个存储周期给出访存命令直到读出信息仍然使用一个存储周期，而而对于对于CPU来说，可以在一个存取周期内连续访问四来说，可以在一个存取周期内连续访问四个模块个模块，各个模块的读写过程将重叠进行，使存储器，各个模块的读写过程将重叠进行，使存储器成为并行存储器结构。成为并行存储器结构。流水方式存取示意图M0TM1M2M3M0T: T: 模块存取周期模块存取周期 总线传输周期总线传输周期 m:

42、m: 存储器交叉模块数存储器交叉模块数时间时间字字 设模块字长等于数据总线宽度，模块存取一个字的存储周期设模块字长等于数据总线宽度，模块存取一个字的存储周期为为T，总线传送周期为总线传送周期为，存储器的交叉模块数为存储器的交叉模块数为m，为了实现流为了实现流水线方式存取，应满足水线方式存取，应满足 ：T=m （m=T/为为） 交叉存储器要求其模块数必须大于或等于交叉存储器要求其模块数必须大于或等于m，以保证启动以保证启动某模块后经某模块后经m时间再次启动该模块时，它的上次存取操作已时间再次启动该模块时，它的上次存取操作已经完成。经完成。以交叉方式连续读取以交叉方式连续读取n n 个字所需的时间

43、为：个字所需的时间为：t1=T+(n-1)而顺序方式存储器连续读取而顺序方式存储器连续读取n个字所需时间为个字所需时间为:t2=nT：t1 t2 每块容量为每块容量为256K32位位，由，由8片片256K 4位的位的DRAM芯片芯片组成，数据总线为组成，数据总线为32位，地址总线为位，地址总线为24位。位。 24位的地址，使存储器按照位的地址，使存储器按照“存储体存储体-块块-字字”进行寻址。进行寻址。A23A21用于存储体选择用于存储体选择(下页图为一个存储体下页图为一个存储体)，A20A3用于模用于模块中块中256K个字选择，个字选择，A2用于模块选择，而用于模块选择，而CPU没有没有A1

44、,A0位，位，代替的是代替的是4个字节允许信号个字节允许信号BE3BE0，以允许对以允许对A23A2指定的指定的存储字中字节存储字中字节/字字/双字读写。双字读写。 DRAM存储器是存储器是，在读出之后立即按读出信，在读出之后立即按读出信息予以充电再生，若息予以充电再生，若CPU先后两次读取的存储字使用同一个先后两次读取的存储字使用同一个RAS选通信号，则选通信号，则CPU在收到第一个存储字之后必须插入等待在收到第一个存储字之后必须插入等待状态，直到前一个存储字再生完毕才开始第二个存储字的读取。状态，直到前一个存储字再生完毕才开始第二个存储字的读取。特点特点：按其中任一按其中任一存储项内容存储

45、项内容作为地址来存取的存作为地址来存取的存储器储器。叫做叫做关键字（键）关键字（键）。 。 ：用来：用来存放检索字存放检索字，其位数和相联存储，其位数和相联存储器的存储单元位数相等。器的存储单元位数相等。 ：用来：用来存放屏蔽码存放屏蔽码，其位数和检索寄存，其位数和检索寄存位数相同。位数相同。 用关键字项作为检索项，去检索存储器，对相符用关键字项作为检索项，去检索存储器，对相符合的存储单元内容进行读写操作。合的存储单元内容进行读写操作。 ：存放按检索项内容检索存储体中与：存放按检索项内容检索存储体中与之符合的单元地址，其位数等于相联存储器的存储单之符合的单元地址，其位数等于相联存储器的存储单元

46、数，每一位对应一个存储单元。元数，每一位对应一个存储单元。 ：把检索项和从存储体中读出的所有单：把检索项和从存储体中读出的所有单元内容的相应位进行比较，如果某个存储单元和检索元内容的相应位进行比较，如果某个存储单元和检索项符合，就把符合寄存器的相应位置项符合，就把符合寄存器的相应位置“1”，表示该，表示该字已被检索字已被检索 。 ：存放读出和写入的代码。：存放读出和写入的代码。 ：由高速半导体存储器构成。：由高速半导体存储器构成。相联存储器相联存储器 访问实例访问实例 相联存储器在下面讲到的相联存储器在下面讲到的cache和虚拟存储器中承和虚拟存储器中承担地址变换的角色，此外其在数据库和知识库

47、，在语担地址变换的角色，此外其在数据库和知识库，在语音识别、图像处理等领域也有应用。音识别、图像处理等领域也有应用。0111匹配结果输出寄存器屏蔽寄存器输入寄存器01xx010000001110000100101001 CPU运行程序是一条指令一条指令执行的，指令运行程序是一条指令一条指令执行的，指令的地址是连续的，即的地址是连续的，即CPUCPU对内存的访问在相对较短的对内存的访问在相对较短的时间间隔内往往集中于某个局部时间间隔内往往集中于某个局部，特别是碰到循环、，特别是碰到循环、递归和反复调用的程序等更是如此。递归和反复调用的程序等更是如此。 在一小段时间内，最近被访问过的程序和数据很在

48、一小段时间内，最近被访问过的程序和数据很可能可能再次被访问；再次被访问；在访问空间上，这些被访问的程序在访问空间上，这些被访问的程序和数据往往集中在和数据往往集中在一小片存储区上；一小片存储区上；在访问顺序上，在访问顺序上，指令顺序执行比转移执行的可能性大指令顺序执行比转移执行的可能性大 ( (大约大约 5:1 ) 5:1 )。 选用生产与运行选用生产与运行成本不同成本不同、存储、存储容量不同容量不同、读写、读写速速度不同度不同的多种存储介质，组成一个统一管理的存储器的多种存储介质，组成一个统一管理的存储器系统。系统。 使每种介质都处于不同的地位，起到不同的作用，使每种介质都处于不同的地位，起

49、到不同的作用，充分发挥各自在充分发挥各自在速度、容量和成本速度、容量和成本方面的优势，从而方面的优势，从而达到最优性能达到最优性能/ /价格比。价格比。1. 1. 一致性原则：一致性原则： 处在不同层次存储器中的处在不同层次存储器中的同一信息同一信息应保持相同的值。应保持相同的值。2. 2. 包含性原则：包含性原则： 存储在内层（靠近存储在内层（靠近CPUCPU）的信息一定被包含在其外的信息一定被包含在其外层的存储介质中，反之则不成立。层的存储介质中，反之则不成立。存储层次需要解决的四个问题：存储层次需要解决的四个问题：1 1、当把一个块调入高一层、当把一个块调入高一层( (靠近靠近CPU)C

50、PU)存储器时，存储器时，可以放在哪些位置上可以放在哪些位置上? ?( (映象规则映象规则) )2 2、当所要访问的块在高一层存储器中时，如何、当所要访问的块在高一层存储器中时，如何找到该块找到该块? ?( (查找算法查找算法) )3 3、当发生失效时，应替换哪一块？、当发生失效时，应替换哪一块？( (替换算法替换算法) )4 4、当进行写访问时，应进行哪些操作、当进行写访问时，应进行哪些操作? ?( (写策略写策略) ) cache cache是一种高速缓冲器，为解决是一种高速缓冲器，为解决CPUCPU与主存之间速与主存之间速度不匹配而采用的一项重要技术。度不匹配而采用的一项重要技术。 把把

51、Cache和主存分成若干大小相同的块和主存分成若干大小相同的块;将主存中的将主存中的块调入块调入Cache基本原理基本原理 CPUCPU要访问数据时给出主存地址，根据该地址判断是要访问数据时给出主存地址，根据该地址判断是否在否在CacheCache中中 涉及问题：涉及问题：地址映象、查找、替换、写回策略地址映象、查找、替换、写回策略转上页 ，不在则到主存把该地址数据送给，不在则到主存把该地址数据送给CPU同时把该地址所在的块调入同时把该地址所在的块调入Cache；在则生成；在则生成Cache地址，对该数据进行存取；地址，对该数据进行存取； CPU与与cache间的数据交换是以间的数据交换是以为

52、单位；为单位； cache与主存与主存间的数据交换是以间的数据交换是以为单位；为单位； 当当CPU读取主存的一个字时，便发送字的内存地读取主存的一个字时，便发送字的内存地址给址给cache和主存，此时和主存，此时cache的控制逻辑依据地址的控制逻辑依据地址判断此字当前是否在判断此字当前是否在cache中：若是，则此字立即传中：若是，则此字立即传送给送给CPU，否则，则用主存读周期把此字从主存中读，否则，则用主存读周期把此字从主存中读出送到出送到CPU，同时将含有这个字的整个数据块从主存，同时将含有这个字的整个数据块从主存读出送到读出送到cache中。中。设在一段程序执行期间，设在一段程序执行

53、期间，cache完成存取次数为完成存取次数为Nc，主存完成存取次数为主存完成存取次数为Nm，h定义为定义为，则有：则有： h= Nc/(Nc+Nm)：ta=htc+(1-h)tm：e=tc/ta =tc/(htc+(1-h)tm)=1/(h+(1-h)r )例：假设例：假设Tm5Tc，在命中率，在命中率H为为0.9和和0.99两种两种情况下，分别计算存储系统的访问效率。情况下，分别计算存储系统的访问效率。解：解：当当H0.9时，时，e11(0.95(10.9)0.72当当H0.99时，时，e21(0.995(10.99)0.96 提高存储系统速度的两条途径：提高存储系统速度的两条途径：一是提高

54、命中率一是提高命中率H二是两个存储器的速度不要相差太大二是两个存储器的速度不要相差太大其中：第二条有时做不到其中：第二条有时做不到(如虚拟存储器如虚拟存储器)，因此，因此，主要依靠提高命中率主要依靠提高命中率 ：把主存地址定位到把主存地址定位到cache中方法中方法。(硬件硬件) 是指某一数据在主存中的地址与在缓存中的地址两者之间的关系。 （一）（一）直接相联方式直接相联方式 1. 1. 主存与缓存分成同样大小的主存与缓存分成同样大小的块块；2. 2. 主存容量应是缓存容量的整数倍，将主存空主存容量应是缓存容量的整数倍，将主存空间按缓存的容量分成间按缓存的容量分成区区，主存中每一区的块，主存中

55、每一区的块数与缓存的总块数相等；数与缓存的总块数相等；3.3. 主存中某区的第主存中某区的第i i块存入缓存时只能存入缓存块存入缓存时只能存入缓存中第中第i i块，即块号要相同。块，即块号要相同。 主存储器主存储器 块块0 块块1 : : 块块C/B-1C/B-1 块块C/BC/B 块块C/B+1C/B+1 : :块块2C/B-1 : : 块块M/B-C/BM/B-C/B 块块M/B-C/B+1M/B-C/B+1 : : 块块M/B-1M/B-1区区0区区1区区M/C-1 块块0 块块1 : : 块块C/B-1cache容量与容量与Cache的块数相等，字长为区号的长度的块数相等，字长为区号的

56、长度1(有效位有效位)区表的含义：第区表的含义：第B行存放的是当前缓存中第行存放的是当前缓存中第B块所载入的块在块所载入的块在主存中的区号。主存中的区号。 直接相联地址转换直接相联地址转换 用主存地址中的块号用主存地址中的块号B B去访问区号存储器。把读出去访问区号存储器。把读出来的区号与主存地址中的区号来的区号与主存地址中的区号E E进行比较。进行比较。 比较结果相等，且有效位为比较结果相等，且有效位为1 1，则，则CacheCache命中。命中。 比较结果相等，有效位为比较结果相等，有效位为0 0，表示，表示CacheCache中的这一块中的这一块已经作废。已经作废。 比较结果不相等，有效

57、位为比较结果不相等，有效位为0 0，表示，表示CacheCache中的这一中的这一块是空的。块是空的。 比较结果不相等，有效位为比较结果不相等，有效位为1 1，表示，表示CacheCache中的这一中的这一块是有用的，但不是所需要的，没有命中。块是有用的，但不是所需要的，没有命中。 地址变换过程地址变换过程直接映象方法的主要优点：直接映象方法的主要优点：硬件实现很简单，不需要相联访问存储器硬件实现很简单，不需要相联访问存储器访问速度也比较快，实际上不进行地址变换访问速度也比较快，实际上不进行地址变换直接映象方式的主要缺点：直接映象方式的主要缺点： 块的冲突率比较高。如何解释？块的冲突率比较高。

58、如何解释？ 适用在哪种情况？适用在哪种情况？优缺点分析优缺点分析例：假设在某个计算机系统中假设在某个计算机系统中Cache容量为容量为64K字节，字节，数据块大小是数据块大小是16个字节，主存容量是个字节，主存容量是4M，地址地址映象为直接相联方式。映象为直接相联方式。（1）主存地址多少位？如何分配？）主存地址多少位？如何分配？（2）Cache地址多少位？如何分配？地址多少位？如何分配？（3）目录表的格式和容量？）目录表的格式和容量？主存地址格式：主存地址格式： 区号区号区内块号区内块号块内地址块内地址21 16 15 4 3 0 缓存地址格式：缓存地址格式： 块块 号号块内地址块内地址15

59、4 3 0 目录表的格式：目录表的格式： 主存区号主存区号有效位有效位6 1 0 解：解： 容量：应与缓存块数量相同即容量：应与缓存块数量相同即212=4096 全相联映象方式全相联映象方式 ：全相联的地址映象规则：全相联的地址映象规则：1)1)主存与缓存分成相同大小的数据块。主存与缓存分成相同大小的数据块。2)2) 主存的某一数据块可以装入缓存的任意一块的空间中。主存的某一数据块可以装入缓存的任意一块的空间中。 B：每块大小每块大小C：Cache容量容量M：主存容量主存容量 块块0 块块1 ： 块块i：块块M/B-1 块块0 块块1 ：块块C/B-1Cache主存储器主存储器（二（二）全相联

60、方式全相联方式 全相联地址转换全相联地址转换 目录表的容量为目录表的容量为Cache中的块数，字中的块数，字长为长为Cache地址中块地址中块号长度主存地址中号长度主存地址中块号长度块号长度1（有效（有效位）位）优点：命中率较高，优点：命中率较高，Cache的存储空间利用率高；的存储空间利用率高；缺点：线路复杂，成本高，速度低。缺点：线路复杂，成本高，速度低。 主存地址 目录表（由相联存储器构成，共 Cb个字） 相联比较 命中 块号 B 块内地址 W 块号 b 块内地址 w Cache 地址 有效位 1 B b 主存块号 B Cache 块号 b 例：假设在某个计算机系统中Cache容量为32