QuartusⅡ8.1基础学习教学教程(一个Verilog程序的编译和功能仿真)

1、Quartusn 8.1入门教程(一个Verilog程序的编译和功能仿真)Quartus n是Altera公司推出的专业 EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。第菜单栏1步：打开软件W 和 iert Assignment? hTKMBJn? *ocJf 和 bdcx，D W 卩 I三- -二II页 -I山I / J卜I 関吃祜EE1心 t附Kj 就 xchk资源管理窗口任务管理窗口DrieJ JePBriliil. n

2、Tag亠XPI* |Ci1：ll；.LL-k.y PD1 1 1 X IJ-F X3 沪i1I1I-rj Zlat! -j（们 4 * -jiur-iJITlyre快捷工具栏:作区QIAAA川屮 JIQUARIIonVIrwOLurtui 4 InroEUHEHi信息栏备：斤Pec礼Nin k 三1旳 片 Inin 入 Wb-nj j IjJ 空J |卄Inum|fp new P roject Wizard1工程名称:芯片）3选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10（注：如果不下载到开发板上进行测试，这一步可以不用设置所选的芯片 的系列型号Hew Pro

3、ject Wizard: Familv ft Device SettfnRS Mge 3 of 51匚 6 lily.CyClu IIeLt the famiy and dexnce yju ant to target for compilation.Target deviceC b device jclocbd b tbo FtorSpecific device selected in Available devices list快速搜索所需的芯片Showin Availatle devicellPackage：Fin ccunlIdSpeed grader应 SIfjW advalCcd

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7、家精品课程做件测应工程建立完成，该窗口显示所建立工程所有 的芯片，其他第三方 EDA工具选择情况, 以及模块名等等信息。 VHDL file)，新建完成之后要先保存。NewgOPC Builder SystemDesign FileAHDL File我们选择Verilog HDL File设计文件格式既选择 Verilog文本输入形式Glock D iagram/Schefnatlc： File EDIF FieMachine FileSv?terT/eiilog HDL FileTcl Script FileVHOLFilHenuxji FilesHeKadecimal (Ilntei-Fo

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9、编写程序以实现一个与门和或门为例，Verilog描述源文件如下: module test(a,b,out1,out2);input a,b;Out put out1,out2;assig n out仁a&b;assig n out2=a | b;（注：如果不下载到开发板上进行测试，引脚可以不用分配)en dmodule然后保存源文件;第五步：检查语法（点击工具栏的这个按钮-(start An alysis & syn thesis)语法检查成功，没有error级别以上的错误H脚 StatusLuirliLC 1 lAwsi du hefri L.吃1 珂T討匕I EnLl L- If uic

10、TtnilyI4V1C4Ifh I 11nirQidir*ftHnsTmtI I fifi n E ugbiri勺 14hl Esctan二Ti 111 奇 ric rtciitcrTtii 1 TPis2ruTiitc! qj p- 丫- Ffi J112 进 09.14.20 凶hly.b jklII tQ cC/ib/iuua 幻 Kill泊与dd亦rrAfiof/sasuc二hSjI该窗口显示了语法检查后的详细信息，包括所使用的io 口资源的多少等内容，相应的英文名大家可以 自己查阅点击确定完成语法检查第六步：（锁定引脚，点击工具栏的(pin planner )r母q)x II -池X

11、QJFl覆牯話涼輕F世轉M试用吋-tP)n 3npr|二亘区-1 v/vL/ Lr即ij .Z00毋 hJi 空 ooJiAy 悝&0* iaOftOSrtiOA07&卫0鈕 cfjn 二君匕矽忑5初爲i o*6o5* n歹Ea&OD 口紀龄OC:i3POQUDIPJO=C-5IJO-D护订Q 屉迪目*殂c 口 00 00 酒ao i 吨 g 吏 Q Q AG 空 hc 55占扭:5若o-肉号巴Q Qa&S 汰不$坠?人彳屯絳叶掷护* is_JftriiJl-SOa-hH jDELjg：；二 r ： IjT3.3 -_ Lyri ：,工屯 J： l.Hr LkL :工Pg :a.rLkL(：M

12、 咕 J：=顶层某块的输入输出口与二 物理的芯片端口想对应P rJjH双击location 为您的输入输出配置引脚。第七步：整体编译(工具栏的按钮(start Comp lilati on)Fl艸 SlttlZEQi-ut Lis II Ver sic(nEGTa.-=i 01 l-acn4-T匚p-L-vtl EilL； ij H&止l-wiil yDevi-sFtdaLcMe L Lin J 工I 苣 re iii 直 tmenL i lital 1 sic ieneritt rol-tl conJ:r/Q-ticEL J. fuibcLL om Odiratfed laeif r*S t

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14、0 * )/ MO (OXi 4 ( 0 It 第八步：功能仿真（直接利用quratus进行功能仿真）将仿真类型设置为功能仿真(Assig nmen tssetti ngSimulator Setti ngs下拉 Function )SetUr - tfsLGcfitral伽Lim希Dfvce0 pe-atn ; S Etn 為 and Cz ndten:ConclaonPiKftKSeftrBs EtAlcdScfeinf；利iai丽ii卜纲n:幢卄Fan dUZenliGciivHDt I0I Veili HLiL b-ip-l (5fioil Pd 9-1=111hllr-加如屮-ISr

15、ihnj?rimrAiir? F T mne 冷网Lt - Owte riTinj Amwr Sclhp?CaKC T Ergipljw fepoDwcnPasiraF sHniFT 3II 3a= AwIh:#: Sd : A罰g IncerlaceH z rrUato-Se re； 空MU 苗E 诞 tiliulldn SimdshB OulM F|im;FflwiiiPl押 Pswe-AzVfff StflHq;:再訓Aw城H$丢戊祐ulaiunctin临Functional表示功能仿真，既不包括时序 信息，timinng表示时序仿真。加入线及 寄存器的延时信息HMl1=11建立一个波形

16、文件:SiifiJ#ioninw*j; iFift-iinrrtlTrTirpjguanc FanTrirgM 誠IGikiLltf uniHpil-SimJaibi p 胡 jfTulaliin urili 1 ylof lirj diB厂 inc tmubifai at6lkh We Ey JulLni. jAJaDtfKibhor.eciici tit:jjpt d zmiJdlKin In cihiim Ini the izL.irnildu Foe q.QK(n ewVector Waveform File）MewL-lF.SOP匚 Builder 宜卿cmDesign File*A

17、HDL FileGlock Diagram/Schemnatic File EDIFFieState M a chine FileS5fstemVeri|Qg HDL File Tel Script FileVerilog HDL File 虫HDL FileMenofi FilfrsHftKadftcimal IntehFornwt Fite-Memory ImtialimaHar File VerifiMtionZDebugging FilesIn-Systann ScMjrce end Probss Fils： Logic AriInterface Fie SignalTp II Log

18、ic Analyzer FileOther FilesAH&L Include FileBlock Sjimbol File 匚hdin Dascription File-Synop$ps Design Constiflints FileTewt File添加波形文件作为信号输出文 件，以便观察信号的输出情况OKLanoel然后导入引脚（双击 Name下面空白区域Node Finderlist点击ITA双击弹出右边的对话框Namsd BNodes FoundNode FinderiAH -：Look inc I瓯IHam启-/tName125 S booM M 曲？|接下来设置激励信号（单击竺巴IhktJI曲J|A5aiT1Name1 As AMl怕恥ILCIEM幅泄lorIO|lsl|0Li2loivA III 选择农 TimingMultiplied byJd. CountiixE i工応丄縣/iL time,|0End time： |l.0-T ranfidon? occur广 Rc.h Ci b- II III 1 匚OLint ever:110.CMidipiimd wII冈设置仿真的开始及结束时间设置输入信号周期ris