数字电路总复习 时序逻辑电路课件

1、 第4章 时序逻辑电路本章主要内容：本章主要内容： 时序逻辑电路的分析与设计时序逻辑电路的分析与设计 触发器、计数器的工作原理触发器、计数器的工作原理本章难点：本章难点： 时序逻辑电路的分析与设计时序逻辑电路的分析与设计 第4章 组合逻辑电路1、概述、概述触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二进制信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发

2、器、主从触发器和边沿触发器。触发器接收信号之前的状态叫作现态触发器接收信号之前的状态叫作现态, ,用用Qn表示。触发器接收信号之后表示。触发器接收信号之后的状态叫次态的状态叫次态, ,用用Qn+1表示。现态和次态是两个相邻时间里触发器输出端的表示。现态和次态是两个相邻时间里触发器输出端的状态。状态。触发器次态输出触发器次态输出Qn+1与现态与现态Qn和输入信号之间的逻辑关系，是贯穿触发和输入信号之间的逻辑关系，是贯穿触发器的基本问题器的基本问题, ,如何描述和理解这种逻辑关系，是学习触发器的中心任务如何描述和理解这种逻辑关系，是学习触发器的中心任务，也为如何分析和设计时序逻辑电路打好基础。，也

3、为如何分析和设计时序逻辑电路打好基础。 3触发器的分类触发器的分类2触发器的现态和次态触发器的现态和次态（1）按照电路结构和工作特点分类）按照电路结构和工作特点分类此分类有此分类有基本触发器、同步触发器、主从触发器和边沿触发器基本触发器、同步触发器、主从触发器和边沿触发器。基本触发器基本触发器：在这种电路中，输入信号是直接加到输入端的。它是触发：在这种电路中，输入信号是直接加到输入端的。它是触发器的基本电路结构形式，是构成其他类型触发器的基础。器的基本电路结构形式，是构成其他类型触发器的基础。此外，还有一些其他的分类，如按是否集成有分立元件触发器和集成触此外，还有一些其他的分类，如按是否集成有

4、分立元件触发器和集成触发器之分；按使用的开关元件不同，有发器之分；按使用的开关元件不同，有TTL触发器和触发器和CMOS触发器触发器之分。之分。 同步触发器同步触发器：在这种电路中，输入信号是经过控制门输入的，而管理控制门在这种电路中，输入信号是经过控制门输入的，而管理控制门的信号是时钟脉冲的信号是时钟脉冲CP信号，只有在信号，只有在CP脉冲信号到来时，输入信号才能进入触脉冲信号到来时，输入信号才能进入触发器，否则就会被拒之门外，对电路不起作用。发器，否则就会被拒之门外，对电路不起作用。主从触发器主从触发器：为了克服同步触发器存在的缺点，对其改进后得到主从触发器。：为了克服同步触发器存在的缺点

5、，对其改进后得到主从触发器。先把输入信号接收进主触发器，然后再送给从触发器并输出，整个过程是分两先把输入信号接收进主触发器，然后再送给从触发器并输出，整个过程是分两步进行的，具有主从控制特点。步进行的，具有主从控制特点。边沿触发器边沿触发器：为了进一步解决主从触发器存在的缺点，从而出现了边沿触发器：为了进一步解决主从触发器存在的缺点，从而出现了边沿触发器，在这种触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被，在这种触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被接收，进一步减少了被干扰的机会。接收，进一步减少了被干扰的机会。（2）按照在时钟脉冲控制下触发器的逻辑功能的

6、不同分类）按照在时钟脉冲控制下触发器的逻辑功能的不同分类根据此分类方法，时钟触发器可分为根据此分类方法，时钟触发器可分为RS触发器、触发器、JK触发器、触发器、D触发器、触发器、T触触发器和发器和T / 触发器触发器五种类型。五种类型。电电路路组组成成和和逻逻辑辑符符号号 SR QQ S R Q Q(a) 逻辑图(b) 逻辑符号& SR信号输入端，低电平有效。信号输入端，低电平有效。信号输出端，信号输出端，Q=0、Q=1的状态称置的状态称置0，Q=1、Q=0的状态称置的状态称置1 SR QQ&工作原理工作原理R SQ10010 10R=0、S=1时：由于R=0，不论原来Q为0还

7、是1，都有Q=1；再由S=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。 SR QQ&0110R SQ0 10R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。1 01 SR QQ&1110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。R SQ0 101 011 1不变1

8、0 SR QQ&0011R SQ0 101 011 1不变0 0不定R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。R SnQ1nQ功 能0 0 00 0 1不 用不 用不 允 许0 1 00 1 10001nQ置01 0 01 0 11111nQ置11 1 01 1 101nnQQ 1保 持特性表（真值表）特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所

9、处的新的稳定状态。 Qn0001111000011011RS次态次态Qn+1的卡诺图的卡诺图约束条件 1)(1SRQRSQRSQnnn特性方程特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入信号 10或11，触发器仍为1状态；RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。波形图波形图RSQQ置1置0置1置1置1保持不允许反映

10、触发器输入信号取值和状态之间对应关系的图形称为波形图基本基本RS触发器的特点触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。1 1、同步、同步RS触发器触发器QQSRGG12GG34CP基本基本RS触发器触发器控制部分控制部分RQQSCP逻辑符号逻辑符号2、工作原理工作原

11、理从图示电路可以明显看出，控制信号从图示电路可以明显看出，控制信号CP=0时，控制门时，控制门G3、G4被封锁，基本被封锁，基本RS触发器保持原来的状态不变。只有当触发器保持原来的状态不变。只有当CP=1时控制门被打开后，输入信号才会被时控制门被打开后，输入信号才会被接收接收。因此，反映。因此，反映Qn+1的值和的值和R、S、Qn三个变量之间的逻辑关系的特性表的条三个变量之间的逻辑关系的特性表的条件是件是CP=1。 CP R S QnQn+1功能0 QnnnQQ1 保持1 0 0 01 0 0 101nnQQ1 保持1 0 1 01 0 1 11111nQ 置 11 1 0 01 1 0 10

12、001nQ 置 01 1 1 01 1 1 1不用不用不允许特特性性表表特性方程特性方程 01RSQRSQnnCP=1期间有效期间有效波波形形图图C PRSQQ不变不变不变不变不变不变置1置0置1置0不变1000/10011000/01状状态态图图主主要要特特点点（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。在时钟脉冲作用下，根据输入信号在时钟脉冲作用下，根据输入信号J、K取值的不同，凡具有取值的不同，凡具有保持保持、置置0、置

13、、置1、翻转、翻转功能的触发器，称为功能的触发器，称为JK触发器触发器。JK触发器可分为触发器可分为主从型主从型JK触发器和边沿型触发器和边沿型JK触发器。主从型触发器。主从型JK触发器解决了触发器解决了RS触发触发器的输入约束问题，边沿型器的输入约束问题，边沿型JK触发器解决了空翻问题。触发器解决了空翻问题。1集成主从集成主从JK触发器触发器（1）惯用符号）惯用符号JKQQCP（2）特性方程）特性方程 nnnQkQJQ_1CP下降沿到来时有效下降沿到来时有效输入信号输入信号触发脉冲触发脉冲输输出出信信号号翻转翻转0111翻转翻转1011置置11101置置11001置置00110置置00010

14、保持保持1100保持保持0000备注备注Q n+1Q nCPKJ（3）特性表）特性表 翻转翻转11置置1101置置0010保持保持Qn00备注备注Q n+1KJQ n状态图是用几何图形反映触发器的逻辑关系的，由状态图也可直观的观察出状态图是用几何图形反映触发器的逻辑关系的，由状态图也可直观的观察出触发器输入输出之间的逻辑关系。触发器输入输出之间的逻辑关系。 1000/0111/1011/0100/10圈内表示触发器的状态圈内表示触发器的状态0和和1，其他数字表示，其他数字表示JK的取值，箭头方向表示的取值，箭头方向表示由现态转向次态由现态转向次态（4）状态图）状态图 主从触发器具有主从触发器具

15、有“主从主从”结构，并以结构，并以“双拍双拍”方式工作。方式工作。（5）主要特点）主要特点在在CP=1时，主触发器接受输入信号，而从触发器状态不变。在时钟时，主触发器接受输入信号，而从触发器状态不变。在时钟CP的下降沿的下降沿，将主触发器的状态传送给从触发器，使得，将主触发器的状态传送给从触发器，使得 ，并且在并且在CP=0期间期间保持不变，此时主触发器不接受数据，克服了空翻现象。保持不变，此时主触发器不接受数据，克服了空翻现象。 nnnQkQJQ1 在在CP=1期间触发器对外一直是开放的，期间触发器对外一直是开放的，J、K信号本身在信号本身在CP =1期间保持不变期间保持不变，但还是容易接受

16、干扰信号，因此抗干扰能力还需提高。并且存在，但还是容易接受干扰信号，因此抗干扰能力还需提高。并且存在一次变化一次变化问问题。题。J、K之间没有约束之间没有约束，是一种应用起来十分灵活和方便的时钟触发器。，是一种应用起来十分灵活和方便的时钟触发器。 实际的实际的JK触发器，除了触发器，除了J、K、CP输入端外，还有输入端外，还有异步置异步置0端（端（RD）和还有和还有异异步置步置1端（端（SD），它们的作用是使触发器在任何时刻都被强制置它们的作用是使触发器在任何时刻都被强制置0或置或置1，而与当，而与当时的时的CP、J、K值无关。值无关。2集成边沿集成边沿JK触发器触发器（1）惯用符号）惯用符号

17、JCPKQQJCPKQQ下降沿触发下降沿触发上升沿触发上升沿触发（2）特性方程特性方程 nnnQkQJQ1CP下降沿（或下降沿）时刻有效下降沿（或下降沿）时刻有效（3）特性表）特性表JKCPQnQn+1备 注0000保持0011保持0100置00110置01001置11011置11101翻转1110翻转 功能齐全，使用灵活方便。功能齐全，使用灵活方便。 （4）主要特点）主要特点 时钟脉冲时钟脉冲边沿触发边沿触发。在。在CP上升沿或下降沿瞬间，加在上升沿或下降沿瞬间，加在J端和端和K端端的信号才会被接收。的信号才会被接收。 抗干扰能力极强抗干扰能力极强，工作速度很高，工作速度很高 。只要是在。只

18、要是在CP脉冲触发沿瞬间脉冲触发沿瞬间J、K的值是稳定的，触发器就能够可靠的按照特性方程更新状态。的值是稳定的，触发器就能够可靠的按照特性方程更新状态。在其他时间里，在其他时间里，J、K不起作用。又由于是边沿触发，所需要输入信不起作用。又由于是边沿触发，所需要输入信号建立时间和保持时间都很短，所以工作速度快。号建立时间和保持时间都很短，所以工作速度快。在时钟脉冲控制下，在时钟脉冲控制下，仅具有置仅具有置0、置、置1功能功能的电路，称为的电路，称为D触发器。触发器。D触发器分为触发器分为同步同步D触发器和边沿触发器和边沿D触发器触发器。同步。同步D触发器是在同步触发器是在同步RS触触发器的基础上

19、改进后得到的，解决了同步发器的基础上改进后得到的，解决了同步RS触发器中触发器中RS之间的约束问之间的约束问题。边沿题。边沿D触发器是在主从触发器是在主从JK触发器的基础上改进后得到的，解决了主触发器的基础上改进后得到的，解决了主从从JK触发器中的一次变化问题。触发器中的一次变化问题。1、集成同步、集成同步D触发器触发器CPDQQ输入信号输入信号（1）惯用符号）惯用符号 Q n+1=D CP=1期间有效期间有效（2）特性方程）特性方程（3）特性表）特性表11置置1（CP=1期间有效）期间有效）DQn+1CP备备 注注00置置0（CP=1期间有效）期间有效）（4）状态图）状态图10/0/1/0/

20、1圈内表示触发器的状态圈内表示触发器的状态0和和1，其他数字表示，其他数字表示D的取值。箭头方向表示的取值。箭头方向表示从现态转至次态。从现态转至次态。 CP=1期间输出状态跟随输入信号，期间输出状态跟随输入信号，下降沿到来时锁存下降沿到来时锁存。 在在CP=1期间，输出端期间，输出端Q和和 的状态随的状态随D变化而变化，起跟随作用。变化而变化，起跟随作用。当当CP脉冲下降沿到来时才锁存，锁存的内容是脉冲下降沿到来时才锁存，锁存的内容是CP下降沿到来瞬间输入下降沿到来瞬间输入信号信号D的值。的值。Q 只具有置只具有置0和置和置1功能。功能。（5）主要特点主要特点 时钟电平控制，时钟电平控制，无

21、约束无约束问题。问题。时钟电平控制，在时钟电平控制，在CP=1期间，若期间，若D=1则则Q n+1=1；若若D=0则则Q n+1=0，根据输入信号根据输入信号D取值不同，触发器可置取值不同，触发器可置1，也可置，也可置0。（1）惯用符号）惯用符号 CPDQQCPDQQ上上升升沿沿触触发发下下降降沿沿触触发发Q n+1=D CP上升沿（或下降沿）时刻有效上升沿（或下降沿）时刻有效 2、集成边沿集成边沿D触发器触发器（2）特性方程）特性方程（3）特性表）特性表DQn+1CP备备 注注00置置0（CP上升沿时刻有效）上升沿时刻有效）11置置1（CP上升沿时刻有效）上升沿时刻有效） 只具有置只具有置0

22、、置、置1功能功能。 （4）主要特点）主要特点 时钟脉冲时钟脉冲CP边沿（上升沿或下降沿）触发边沿（上升沿或下降沿）触发。在。在CP上升沿（或下降上升沿（或下降沿）时刻，触发器按照特性方程沿）时刻，触发器按照特性方程Qn+1=D更新状态。实际上是将加在更新状态。实际上是将加在D端的信号锁存起来，并送到输出端。端的信号锁存起来，并送到输出端。 抗干扰能力极强抗干扰能力极强。因为是边沿触发，只要在触发边沿附近一个极短。因为是边沿触发，只要在触发边沿附近一个极短暂的时间内，加在暂的时间内，加在D端的输入信号稳定，触发器就能够可靠接收，在端的输入信号稳定，触发器就能够可靠接收，在其他时间里输入信号对触

23、发器不会起作用。其他时间里输入信号对触发器不会起作用。CPTQQ 在时钟脉冲控制下，根据输入信号在时钟脉冲控制下，根据输入信号T 值的不同，仅具有值的不同，仅具有保持和翻转保持和翻转功能的电路，称为功能的电路，称为T 触发器。即当触发器。即当T=0时能保持触发器状态不变，时能保持触发器状态不变，T=1时触发器状态翻转的触发器。时触发器状态翻转的触发器。 （1）惯用符号）惯用符号 （2）特性方程）特性方程nnQTQ1输入信号输入信号CP下降沿时刻有效下降沿时刻有效 （3）特性表）特性表 TCPQnQn+1备注备注000保持保持011保持保持101翻转翻转110翻转翻转 （4）状态图）状态图 10

24、0110图中圆圈表示触发图中圆圈表示触发器的状态器的状态0和和1，其，其他数字表示他数字表示T 的取值的取值 早期集成触发器的品种和类型很多，后来逐渐归并成两大类，一种是早期集成触发器的品种和类型很多，后来逐渐归并成两大类，一种是JK 型触发器，另一种是型触发器，另一种是D 型触发器。作为小规模集成触发器，它们已经能够满型触发器。作为小规模集成触发器，它们已经能够满足各种情况下对时钟触发器的需求了。而且，不同类型时钟触发器之间还可足各种情况下对时钟触发器的需求了。而且，不同类型时钟触发器之间还可以相互转换，由以相互转换，由JK 触发器和触发器和D 触发器这两种触发器，通过转换就可以得到触发器这

25、两种触发器，通过转换就可以得到其他类型的触发器。其他类型的触发器。 （5）主要特点）主要特点 T 触发器大多由其他类型的触发器改接而成，实际生产的集成电路比较少。触发器大多由其他类型的触发器改接而成，实际生产的集成电路比较少。比如比如JK 触发器使触发器使J=K=T 便成为便成为T 触发器。触发器。具有保持和翻转功能。具有保持和翻转功能。此外，还有此外，还有T / 触发器，与触发器，与T 型触发器类似。但它在时钟脉冲作用下只具有翻型触发器类似。但它在时钟脉冲作用下只具有翻转功能，即每来一个时钟脉冲就翻转一次。实际上在转功能，即每来一个时钟脉冲就翻转一次。实际上在T 型触发器中令型触发器中令T=

26、1既可既可成为成为T / 型触发器。型触发器。（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。JK触发器触发器D触发器触发器1J C11KDQQ1CP写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：nnnnnDQQDQQDDQ)(1与JK触发器的特性方程比较，得：DKDJ电电路路图图1 1、将、将JK触发器转换为触发器转换为D、T和和T触

27、发器触发器T触发器特性方程：nnnnQTQTQTQ1与JK触发器的特性方程比较，得：TKTJ电电路路图图1J C11KTQQCPJK触发器触发器T触发器触发器01T=1/1/0/0/CPTQQ状状态态图图时时序序图图JK触发器触发器T触发器触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号 CP Q Q C1QnQn +1功 能0110nnQQ1翻 转TKTJT 触发器特性方程：与JK触发器的特性方程比较，得：电电路路图图1J C11K1QQCPnnQQ1变换T触发器的特性方程：nnnnQQQQ11111CPQQ01状状态态图图时时序序图图2

28、2、将、将D触发器转换为触发器转换为JK、T和和T触发器触发器D触发器触发器JK触发器触发器nnQKQJDJ1D C1QQCP1&1KD触发器触发器T触发器触发器nQTDT1D C1QQCP=1D触发器触发器T触发器触发器nQD CP1D C1QQ本节小结触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来

29、作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQnD触发器： Qn+1=DT触发器： Qn+1=TQn+TQnT触发器： Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器1 1、二进制同步计数器、二

30、进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器 000001010011 /1 /0 111110101100 /0 /0 /0 /0 /0 /0排列顺序： /C nnnQQQ012状态图nnnQQQC012输出方程：CPCPCPCP210时钟方程：C PQ0Q1Q2C时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。100 KJnQKJ011nnQQKJ0122Q0Q0 CFF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K1J C11K&1&由于

31、没有无效状态，电路能自启动。nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到n位二进制同步加法计数器驱动方程输出方程nnnnnnQQQQC01213位二进制同步减法计数器位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程： 000001010011/1 /0111110101100 /0 /0 /0 /0 /0 /0排列顺序： /B nnnQQQ012CPCPCPCP210时钟方程：nnnQQQB012CPQ0Q1Q2B时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到

32、来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。100 KJnQKJ011nnQQKJ0122Q0Q0 B1FF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K1J C11K&电路图由于没有无效状态，电路能自启动。nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到n位二进制同步减法计数器驱动方程输出方程nnnnnnQQQQB01213位二进制同步可逆计数器位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器

33、的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。nnnnnnQQDUQQDUKJQDUQDUKJKJ010122001100/1输出方程nnnnnnQQQDUQQQDUBC210210/Q0Q0 C/B1FF0 FF1 FF2CPQ1Q1Q2Q21J C11K1J C11K1J C11K1&1&1&1U/D电路图 74LS161 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS161 1 2 3 4 5 6 7 8VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP

34、 D0 D1 D2 D3 CTP GND CR D0 D1 D2 D3 CTT CTP CP CO LD4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。 CC4520 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 9CC4520 1 2 3 4 5 6 7 8VDD 2CR 2Q3 2Q2 2Q1 2Q0 2EN 2CP1CP

35、 1EN 1Q0 1Q1 1Q2 1Q3 1CR VSS EN CP CR双双4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CR=1时，异步清零。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。D1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS191 1 2 3 4 5 6 7 8VCC D

36、0 CP RC CO/BO LD D2 D3 D0 D1 D2 D3 CT U/D CP4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193 BO CO LD 74LS193 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图

37、 16 15 14 13 12 11 10 974LS193 1 2 3 4 5 6 7 8VCC D0 CR CO BO LD D2 D3D1 Q1 Q0 CPD CPU Q2 Q3 GND D0 D1 D2 D3 CR CPU CPDCR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0D3是并行数据输入端；Q0Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。

38、选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0 /0 /0 /0 /0排列顺序： /C nnnnQQQQ01232 2、十进制同步计数器、十进制同步计数器状态图输出方程：时钟方程：nnQQC03CPCPCPCPCP3210C 的卡诺图00011110000000100111001000nnQQ23nnQQ01十进制同步加法计数器十进制同步加法计数器(a) 10nQ的卡诺图00011110001110100011001011nnQQ23nnQQ

39、01nnQQ0100011110000001010110010100100110000011010010001000110111nnQQ23次态卡诺图nnnnQQQQ0001011(b) 11nQ的卡诺图00011110000000111011001011nnQQ23nnQQ01nnnnnnQQQQQQ101031100011110000100101011101001nnQQ23nnQQ01(c) 12nQ的卡诺图nnnnnnnnnnnnnnQQQQQQQQQQQQQQ20120102120121200011110000010100011011000nnQQ23nnQQ01(d) 13nQ的卡

40、诺图nnnnnnnQQQQQQQ30301213状态方程nnnnnnnnnQKQQQJQQKJQKQQJKJ03012301220103100,1 CFF0 FF1 FF2 FF3Q1Q1Q0Q01CPQ2Q2 1J C11K 1J C1 1K1J C11K&Q3Q3 1J C11K&电路图比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。nnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQ30301213201201121010311001011nnnQKQJ

41、Q1十进制同步减法计数器十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 /0 /0 /0 /0 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0排列顺序： /B nnnnQQQQ0123状态图输出方程：时钟方程：nnnnQQQQB0123CPCPCPCPCP3210B 的卡诺图00011110001000100011001000nnQQ23nnQQ01(a) 10nQ的卡诺图00011110001110100011001011nnQQ23nnQQ01nnQQ0100011

42、110001001001101110100000100100011001001101000010101nnQQ23nnnnQQQQ0001011(b) 11nQ的卡诺图00011110000110100011111000nnQQ23nnQQ01nnnnnnnnnnnnnnnQQQQQQQQQQQQQQQ1010320101301211nnnnnnnnnnnnnnQQQQQQQQQQQQQQ201203021202312nnnnnnnQQQQQQQ30301213状态方程00011110000010101011011001nnQQ23nnQQ01(c) 12nQ的卡诺图0001111000100

43、0100111001000nnQQ23nnQQ01(d) 13nQ的卡诺图次态卡诺图Q0Q0FF0 FF1 FF2 FF3 BQ1Q1Q2Q21CP 1J C11K 1J C1 1K1J C11K&Q3Q3 1J C11K&比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。nnnnnnnnnnnnQKQQQJQQKQQJQKQQQJKJ03012301203201023100,1电路图nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQ30301213201

44、2031210102311001011nnnQKQJQ11 1、用同步清零端或置数端归、用同步清零端或置数端归零构成零构成N进置计数器进置计数器2 2、用异步清零端或置数端归、用异步清零端或置数端归零构成零构成N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有7

45、4LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。3 3、N N进制计数器进制计数器用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(a) 用 同 步清 零 端 CR 归 零 74LS163nnnNNQQQPPPPLDCR01311111

46、1,SN-1S12-1S111011（2）求归零逻辑。D0D3可随意处理可随意处理D0D3必须都接必须都接0 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(b) 用同 步 置 数 端 LD 归 零 74LS163本节小结计数器是一种应用十分广泛的时序电路，除用于计数、分频外，计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部子计算机，几乎无所不在，是任何现

47、代数字系统中不可缺少的组成部分。分。计数器计数器可利用触发器和门电路构成。但在实际工作中，主要是利可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得用清零端或置数控制端，让电路跳过某些状态来获得N N进制计数器。进制计数器。 数字电路按数字电路按逻辑功能和电路组成的特点逻辑功能和电路组成的特点的不同可分为两大类，一类是前面的不同可分为两大类，一类是前面所介绍的所介绍的组合逻辑电路组合逻辑电路，另一类就是，另一类就是时序逻辑电路时序逻

48、辑电路。 在数字电路中，在数字电路中，任一时刻的稳定输出不仅取决于该时刻的输入，而且还和任一时刻的稳定输出不仅取决于该时刻的输入，而且还和电路原来状态有关的电路电路原来状态有关的电路叫做时序逻辑电路，简称时序电路。叫做时序逻辑电路，简称时序电路。 时序逻辑电路一般模型时序逻辑电路一般模型 组合逻辑电路组合逻辑电路存储电路存储电路xx1i输输入入yy1j输输出出qq1gww1k反馈信号反馈信号1 1逻辑表达式逻辑表达式 X(x1，x2，x3xi)、Y（y y1 1，y y2 2，y y3 3y yj j）、）、W（w 1 1，w 2 2，w 3 3w K K）和和Q（q1 1，q2 2，q3 3

49、，qg g），），分别代表分别代表时序电路的现在输入信号、现在输出信号时序电路的现在输入信号、现在输出信号、存储电路的现在输入和输出信号存储电路的现在输入和输出信号，那么，这些信号之间的逻辑关系就可以用下，那么，这些信号之间的逻辑关系就可以用下面三个关系式表示：面三个关系式表示：Y（tn）= =F X（tn），），Q（tn） （1 1）W（tn）= =G X（tn），），Q（tn） （2 2） Q（tn+1）= =F X（tn），），Q（tn） （3 3）式中式中tn、tn+1是相邻的两个离散时间是相邻的两个离散时间。关系式（。关系式（1 1）为输出方程，）为输出方程，Y为电路为电路的输出信号

50、；关系式（的输出信号；关系式（2 2）为驱动方程或激励方程，）为驱动方程或激励方程，W为存储电路的驱动或激为存储电路的驱动或激励信号；关系式（励信号；关系式（3 3）为状态方程，）为状态方程，Q为存储电路的状态，称状态变量。为存储电路的状态，称状态变量。 时序逻辑电路的表示方法时序逻辑电路的表示方法 2 2状态表状态表 若若以表格的形式来描述时序逻辑电路的逻辑功能以表格的形式来描述时序逻辑电路的逻辑功能，并能具体直观的表达，并能具体直观的表达时序逻辑电路各个信号之间对应的取值关系，即将之称为状态表。时序逻辑电路各个信号之间对应的取值关系，即将之称为状态表。3 3状态图状态图 若若以几何图形的形

51、式来描述时序逻辑电路的逻辑功能以几何图形的形式来描述时序逻辑电路的逻辑功能，并能具体直观的表，并能具体直观的表达时序逻辑电路状态转换规律及相应输入、输出取值情况，即将之称为状态图达时序逻辑电路状态转换规律及相应输入、输出取值情况，即将之称为状态图4 4时序图时序图 反映时钟脉冲反映时钟脉冲CPCP、输入信号和时序逻辑电路各个状态之间输入信号和时序逻辑电路各个状态之间在时间上的对在时间上的对 应关系应关系的工作波形叫做时序图。的工作波形叫做时序图。5 5卡诺图卡诺图利用卡诺图也可描述时序逻辑电路的逻辑功能。利用卡诺图也可描述时序逻辑电路的逻辑功能。 时序逻辑电路的表示方法时序逻辑电路的表示方法

52、时序逻辑电路一般分类时序逻辑电路一般分类1 1按时序逻辑电路的逻辑功能来分按时序逻辑电路的逻辑功能来分时序电路按逻辑功能可分为时序电路按逻辑功能可分为计数器、寄存器、移位寄存器、读计数器、寄存器、移位寄存器、读/ /写存储器和写存储器和顺序脉冲发生器顺序脉冲发生器等。事实上，在实际生产生活及科研活动中，完成各种操作的等。事实上，在实际生产生活及科研活动中，完成各种操作的时序逻辑电路是千变万化不胜枚举的，此处提到的只是比较典型的几种电路而时序逻辑电路是千变万化不胜枚举的，此处提到的只是比较典型的几种电路而已。已。2 2按时序电路中触发器的状态变化分按时序电路中触发器的状态变化分时序电路按电路中触

53、发器的状态变化可分为时序电路按电路中触发器的状态变化可分为同步时序逻辑电路和异步时序逻同步时序逻辑电路和异步时序逻辑电路辑电路。同步时序逻辑电路：同步时序逻辑电路：是同步电路状态改变时，电路中要更新状态的触发器是是同步电路状态改变时，电路中要更新状态的触发器是同时翻转的同时翻转的。在这种时序电路中，触发器的状态改变是同一个时钟脉冲控制的。在这种时序电路中，触发器的状态改变是同一个时钟脉冲控制的，即各个触发器的，即各个触发器的CPCP时钟信号都是同一输入时钟脉冲。时钟信号都是同一输入时钟脉冲。异步时序逻辑电路：异步时序逻辑电路：电路状态改变时，电路中要更新状态的触发器有的先翻电路状态改变时，电路

54、中要更新状态的触发器有的先翻转，有的后翻转，是异步进行的转，有的后翻转，是异步进行的。在这种时序电路中，有的触发器以输入信号。在这种时序电路中，有的触发器以输入信号作为其作为其CPCP脉冲，有的触发器以其他触发器的输出作为脉冲，有的触发器以其他触发器的输出作为CPCP脉冲。脉冲。此外，还有按此外，还有按输出除与电路的现态有关，是否还与电路的输入信号有关，可输出除与电路的现态有关，是否还与电路的输入信号有关，可分为分为Moore型和型和Mealy型时序电路型时序电路等不同的分类方法。等不同的分类方法。电路图电路图时钟方程、驱动方程时钟方程、驱动方程和输出方程和输出方程状态方程状态方程状态图、状态

55、表或状态图、状态表或时序图时序图判断电路逻辑功能判断电路逻辑功能1235计算计算4 YQ1Q1Q2Q21J C11K1J C11K1J C11K&Q0Q0FF0 FF1 FF2CPCPCPCPCP012nnQQY21nnnnnnQKQJQKQJQKQJ202001011212 时钟方程输出方程同步时序电路的时钟方程可省去不写。驱动方程1写写方方程程式式2求状态方程求状态方程JK触发器的特性方程：nnnQKQJQ1将各触发器的驱动方程代入，即得电路的状态方程：nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQKQJQQQQQQQKQJQQQQQQQKQJQ20202000010

56、0101011111112121222212现 态次 态输 出nnnQQQ012 101112 nnnQQQY3计算、列状态表计算、列状态表nnnnnnnnQQYQQQQQQ212100111120 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011004画状态图、时序图画状态图、时序图 000001011/1/0100110111/0 /0/0 /0(a) 有效循环010 101(b) 无效循环/0/1排列顺序： /Y nnnQQQ012状态图状态图CPQ0Q1Q2Y5电路电

57、路功能功能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。CPQ2Q21D C11D C1Q1Q1FF0 FF1 FF21D C1Q0Q0电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写写方方程程式式CPCPQCPQCP00112，nnnQDQDQD001122，上升沿时刻有效上升沿时刻有效上升沿时刻有效CP Q Q 00100111112212nnnnnnQDQQDQQDQDQn12求状态方程求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表计算、列状态表现 态次 态注nnnQQQ012 101112nnnQQQ时钟条件0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1