基于DDS的AM调制概要

1、南京理工大学电子工程与光电技术学院基于DDS勺fM调制器的设计姓名俞锋学号 0704220253指导老师 蒋立设计时间2010.3.8-2010.3.14摘要：实验利用Quartus II 软件实现直接数字频率合成，具有频率字和相位字的控制功能，从而改变频率和相位。还具有相位清零功能以及波形切换功能。并且通过修改存储器ROM中的数据来提高精度和设计图形。本文主要介绍实验中功能实现的方案，原理，以及相关操作。还有实验中遇到的问题和解决方法。关键字：数字频率合成频率字相位字精度提高AbstractThe exp eriment is to design the Direct DigitalSynt

2、hesizer (DDS) with the Quartus II. The designed synthesizer should be able to change the p hase and frequency ,and it also can set the p hase to zero or change the waves. In addition, we can set the data in the ROM to imp rove the accuracy of the DDS and design sp ecial figures.The text is mainly to

3、 introduce the methods,P rinc iple,and op erations. We also talk about the p roblems and solutions in the exp eriment.Key wordsDirect Digital Synthesizer frequencyp hase imp rove accuracy141.引言2.设计要求3.工作原理介绍4.各个子模块设计原理4.1频率预置与调节电路4.2累加器模块4 . 3波形存储模块4 . 4 D/A转化器与低通滤波器调制与解调电路4.6显示测频模块4.6. 1测频模块4.6. 2显

4、示模块4. 7脉冲发生电路5.仿真结果6.设计结论和感想7.实验总结8 .参考文献(7)(8)(8)(9)(11)(13)(15)(15)(17)(18)(20)(22)(23)(24)DDS同DSP (数字信号处理)一样，是一项关键的数字化技术。DDS是直接数字式频率合成器(Direct Digital Synthesizer )的英文缩写。与传统的频率合成器相比,DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪 器领域，是实现设备全数字化的一个关键技术。DDS的性能特点:DDS在相对带宽、频率转换时间、高分头放力、相位连续性、正交输出以及集成化等一系列性能指标

5、方面远远超过了传统频率合成 技术所能达到的水平，为系统提供了优于模拟信号源的性能。(1) 输出频率相对带宽较宽输出频率带宽为50%fs (理论值)。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达 到 40%fs。(2) 频率转换时间短DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一 个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此, 频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟 频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比 使用其它的频率

6、合成方法都要短数个数量级。(3) 频率分辨率极高若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的 位数N决定。只要增加相位累加器的位数 N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚 至更小。(4) 相位变化连续改变DDS输出频率，实际上改变的每一个时钟周期的相位增量, 相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突 变，因而保持了信号相位的连续性。a)b)C）具体参数要求:正文一、设计要求1.基本设计要求利用Quartusll软件和SmartsOPC实验箱来实现DDS调制 器的设计;DDS中的波形存储器模块用 Altera公司

7、的Cyclone系列FPGA芯片中的RAM实现，RAM吉构配置成212 X 10类型;频率控制字K取4位；基准频率fc=1MHz由实验板上的系统时钟分频得到;d)系统具有清零和使能的功能;e)利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形;f)通过开关（实验箱上的Ki）输入DDS的频率和相位控制字,并能用示波器观察加以验证;2.提高部分设计要求a)通过按键（实验箱上的S）输入DDS的频率和相位控制字,以扩大频率控制和相位控制的范围；（注意：按键后有消颤电路）b)能够同时输出正余弦两路正交信号;C)在数码管上显示生成的波形频率;d)充分考虑ROM吉

8、构及正弦函数的特点，进行合理的配置,提咼计算精度;e）设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器;f）自行添加其他功能。二、工作原理介绍在进行正式的实验操作前，我们需要先了解 DDS勺具体实现原理，方能进行设计。图1 DDS实现的原理图根据以上的原理图，下面以正弦波为例，对各个部分进行简单介绍。波形存储器，即为ROM用于存储波形数据。将一个周期内的正弦波，分为2"份，取每一点坐标下的正弦值，在将数据进行处理，扩展到0到2d-1中的取值。完成以上过程即完成了 R0贓据的配置。N位是ROM勺地址线宽度，即ROM中存有2n数据；D位是ROM勺数据线宽度, 即ROM输出的

9、数据范围是0到2d-1，这与以上ROM勺数据配置相互对应。如果对RO附数据逐一取值，输出的为阶梯波，但是通过D/A转换即可恢复 正弦波形，累加器就是用于此。但R0碑的数据也可以间隔取值，这样会减少采 样点的个数，但因为系统时钟频率fc=1MHz足够大，远远大于Nyquist频率，所以减少采样点，对恢复波形没有影响，但是可以缩短一个波形的输出时间（即Ts）,这样就能提高输出波形频率。即通过改变数据取样间隔，从而改变输出频 率，达到频率可控。频率控制字K就用于改变采样间隔，频率控制字决定了累加器每次相加的数值，即在ROM中每个几个数据取出一个输出，这样就达成了频率控制。Ml.It Ctl11 1e

10、ftin2 _sfT" / / J P11 -I 1;* 1:|-11 -:工 k ： 1LQHEKTfHP! ：yw ：OArrrr店ac 口 QrrTnr：HCOT1O-RH i4aiLrun:曲r*lm 曲 4eli 绍 I qctlklk£：I rlnr-TTT.+ivnihil4* . 1*円1M-I <iff； dKOQUtfTffi严 nr !tt 而：. .:总体电路图如下: >»剛心卓 5r>出 3 31du ：li>图2 DDS调制器总体电路图、各个子模块设计原理:（一）频率预置与调节电路作用：实现频率控制量的输入；不变

11、量K被称为相位增量，也叫频率控制字。图3频率控制字电路图中ENP使能端接k5开关。控制电路采用循环计数方式，不再另外设置清 零端。当k5置1时，74163开始加计数。当k5置0时，74163处于保持状态。 此时可由测频电路显示的频率换算出频率字。（二）相位累加器相位累加器由12位的加法器和12位的寄存器组成，其原理图如下所示:图4 相位累加器相位累加器的作用是在频率为1MHZ勺时钟的作用下，进行相位累加，当相 位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。其中的加法器用VHDL语言编写，寄存器则由硬件实现。具体实现如下：1、加法器:library ieee;use ieee.std

12、_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_sig ned.all;en tity adder is p ort( op: in sig ned (14 dow nto 0);result: out sig ned (14 dow nto 0);end adder;architecture beh of adder is sig nal p: sig ned (14 dow nto 0);beg inP <="001110111110001"result<=OP+P;end be

13、h;2、寄存器图5 寄存器内部电路op 211. 0端输入的频率字，控制步长，addr11. 0端输入的是寄存器中输出 的，这样可以通过寄存器的elk脉冲控制地址线上的数值以步长为间隔变化，这样就可根据步长对 ROM中的数据进行采样。采用寄存器是考虑到result11.0端输出的数据时间不统一，这样将影响到取样，并且要将数据进行累加时也需要 脉冲，这就要由累加器提供，这也说明了寄存器的作用。Ham*Value9i. 83谆0qlk畲1 Illi IXJJ 1111 . Illi LMJ Illi0 k5 -0 ftddrU -对累加器进行波形仿真如下乳駅5 m丿 _-ri/mjmrmLrLTv

14、mjmjTTLm；4图6 累加器仿真波形图（三）波形存储器的正弦角度离散成具有2n个样值的序列; 化为D位二进制数据。图7音频信号封装模型图8调制信号封装模型其作用是进行波形的相位-幅值转换。原理是：ROM的N位地址 把0O360O ROM勺D位数据位则2n个样值的幅值量图9音频信号发生电路Ipm roml豐讐5諏吧 Kunqin|l1.D|1(11 mck血I1.D 3jkn.*sg切£1ra-T :'1LMAEQA匚s0DCEWTQDFhPnCD_nnU_K:同D胡q二严:苇；i . ! .；Mil I刚刃S ckj -I -r r -I T -I nTdzEjr S Q

15、i 图10调制信号发生电路南京理工大学电子工程与光电技术学院I I I Jd k.j kEt L -.二i .-.；二置 IL:彳1=LDNARnAP Hk_rDU.LJocENTQOENPRCOCLRNCLK74163 : rf'stS tOUfTER. r I .； U J fc <,也：4i CP-i琳1t上的77.士二；丸隅K二:I J L I I JiSpI I 111IMATLA软件用到的公式如下：a) T=2*pi/4096;t=0:T:2*pi;/A=(1+si n( t)*1023/2;B=rou nd(A);b) T=2*pi/4096;t=0:T:2*pi-

16、T;/A=(1+square(t)*1023/2;B=rou nd(A);c) T=2* pi/4096;t=0:T:2* pi-T;/A=(1+sawtooth(t)*1023/2;B=rou nd(A);d) T=2*pi/4096;t=0:T:2*pi-T;/A=(1+square(t,0.5)*1023/2;B=rou nd(A);正弦波方波锯齿波三角波由电路图可以看出音频信号 和调制信号采用同样的发生方法， 其结构类似。故分析时，仅以音频 信号为例。音频信号发生电路主要由三 部分组成：频率控制字、累加器、 记录正弦波的ROM。频率控制字 与总电路中的频率控制字类似。不 同的是为了更好

17、的进行控制，增加 了一个清零开关。电路结构如左图 示。累加器结构如前，不再作说明。电路中使用的正弦波利用 MATLAB件生成波形并导入ROM中030另外，通过更改参数可以形成二分之一的正弦波及四分之一的正弦波。本例 实验中时间有限，仅以正弦波为例设计。其余波形仅作理论分析，不另作硬件仿 真。（四）D/A转化器与低通滤波器D/A转换器的作用有二。其一是把已经合成的正弦波的数字量转换成模 拟量。其二则是是滤除生成的阶梯形正弦波中的高频成分，将其变成光滑的正 弦波，充当低通滤波器。（五）调制与解调电路调制解调部分电路图如下图示:图11调制解调电路该部分电路有3个模块组成：mul、adder、mull

18、O。其中mul模块接音频信 号，mullO则接调制信号。adder模块则与74163组合使用，控制m的取值范围, 使之产生或不产生过调制。各模块均由 VHDL语言编写，具体实现如下：mul模块LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.aLL;USE ieee.std_logic_sig ned.all;USE ieee.std_logic_ un sig ned.all;ENTITY mul ISP ORT (X:IN sig ned (9 dow nto 0);y:IN STD_LOGIC_VECTOR

19、(3 dow nto 0); clk:in std_logic;result: OUT sig ned (14 dow nto 0);END mul;ARCHITECTURE mul_arch OF mul ISSIGNAL p: sig ned (4 dow nto 0);BEGINp<= sig ned ('0' &y);P ROCESS (clk)BEGINIF (clk'eve nt and clk='1') THEN result<=X* p;END IF;END P ROCESS;END mul_arch;adder模块l

20、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_sig ned.all; en tity adder isp ort( op: in sig ned (14 dow nto 0); result: out sig ned (14 dow nto 0); end adder;architecture beh of adder issig nal p: sig ned (14 dow nto 0); begi nP<="001110111110001&qu

21、ot; result<=OP+P;end beh;mul10模块LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.aLL;USE ieee.std_logic_sig ned.all;USE ieee.std_logic_ un sig ned.all;ENTITY mul10 ISP ORT (x:IN sig ned (9 dow nto 0);y:IN sig ned (14 dow nto 0);clk:in std_logic;result: OUT sig ned (9 dow nto 0);E

22、ND mul10;ARCHITECTURE mul10_arch OF mul10 ISSIGNAL p: sig ned (24 dow nto 0);BEGINP ROCESS (clk)BEGINIF (clk'eve nt and clk='1') THENPv=X * Y;result<=P(24 dow nto 15);END IF;END P ROCESS;END mul10_arch;（六）显示测频电路显示测频电路用于测量信号频率, 模块如下图：并将结果数字化显示在数码管中。其外部图12显示测频电路模块 /111111'll 111111&

23、#39;- i testfrequeicyelkcikti 1*1517xa(3.iOJ xb(3 O xc(3 Of x(3(3.i01;邮.叭Ki 对 lmK:K图13测频模块其中，测频模块封装于显示测频模块中。F面我们将对这两个模块进行分析。1）测频模块测频电路用于测量发生波形的频率，其原理图如下:信号测频电路原理图图14原理波形图如下:单位时钟1_单位时钟计数二分频、一锁存反相延时一 _ i青零i'延时待测信号jwumniuwu.皿 J1 fWU KOMOJWW图15原理波形图而其实际电路采用如下方式实现:u7T«1<1:LDHheAcObDQtthTT口 bE

24、NP口 WCLHN匚LXMl別:)聲匚<11. axjhnrflnr. .vx. . .伽.:凡» .vLd4*1.LCiH出9UCQBDQC(NTQDEhJPnW匚LRN匚LK同1创聊 1UMwrra4 r w r r F 1r i-pp?hrAH弭EiZsiER£J.VDC.VDC. . II'741ZL5J浓ID11JnwELKQA03C:ujlD£1 OflNlxOEflCBHFTREa 3-P>'*F r -11 qI.j 5WFTREQ _i r 严Jt r 1 p I I u FTr一-L图16日0A£QfiQC

25、吋加PHPtwoCLRHCLKMUWRH .1r 1 f .,、aurnDEhPOJWTJIBD.呻nCCUhfRB.I Th> f F -r-r4R- - -*- 二工二工算席已吕 d 71 a - - r_'TL1faiTPLT- -1啊輿I牍肌1-cz=>屈H却Tb1聞PT-1、X<a Q|frr、翘！I南Yiili -SL5J SR3II-忌.I.im7*iwSL5JSUSII £ ui£l CLWI 亡lAQA BQCQD+2 ZUFTnEG -1 'P- TT r T L T实际测频电路图测频电路由计数器和寄存器两部分组成。先对

26、单位时钟jvU.BCD£1 CLRNCLK04.EQCQD吟"EHFTREO ，r£-LTFrp LTF r-nclk1进行二分频,在二分频反相后的结果处于高电平时,就使得计数器的使能端有效，计数器开始计数，当二分频反相结果出现下降沿时，计数器的结果就被寄存器锁存后通过显示电路输出。电路中存在反相器会有延时效应，但是延时时间很短，只要小于待测信号周期即可，而根据最后的实验结果可知，测得的频率最高只是几千，所以反相器的延时效应对实验没有太大影响。2）显示模块显示模块内部电路图如下:lpai_nMJKibseu-i-hidA Xbr3.Og efci Tbfi.og

27、icli.og xdp 0.x±p JfijBhjZKia Cl!i-p i-p'0 qP.t5I血.mjcman_、t*aiwjOET尸电甘|1.矿I-nnpTT1p Lr-z-r -p i- ruT-LTVGHAYINBCY3HG1yNG£VSHOTBNYTH'z：:J Z.；r 曲¥- ：. 、IT4j.：EiEi."" ： ? g.上:图17显示模块内部电路在显示模块内部，testfreque ncy 模块为测频电路的圭寸装，Ip m_mux4为一 28选4器件。m6模块为用触发器组成的模7计数器，配合74138构成扫频

28、电路。 seg为用VHD语言编写的译码显示模块。现将各模块内部电路显示如下：j 审>-W-4 |"l<"|.卜.|”.|. *.|.卜"-|".|®'*'”.”-； rax=._4I- :ri 松一UD._.T -图18模7计数模块内部电路"1111001" whe n "0001","0100100" whe n "0010","0110000" whe n "0011","001100

29、1" whe n "0100","0010010" whe n "0101","0000010" whe n "0110","1011000" whe n "0111","0000000" whe n "1000","0010000" whe n "1001","0001000" whe n "1010","00000

30、11" whe n "1011","1000110" whe n "1100","0100001" whe n "1101","0000110" whe n "1110","0001110" whe n "1111","1111111" whe n others; end beh;Seg模块米用语言编写，设计为16进制显示，单管显示为0 F：library ieee;use ieee.s

31、td_logic_1164.all;en tity seg ispo rt(bcd_led: in std_logic_vector(3 dow nto 0); ledseg: out std_logic_vector(6 dow nto 0); end seg;architecture beh of seg isbegi nwith bcd_led select ledseg<="1000000" whe n "0000",-0123456789101112131415（七）脉冲发生电路此电路实际上是分频电路，把系统提供的48MHZ频率的时钟信号

32、分频得到实 验中用到的各种频率的时钟信号。电路如下：图中三个模块为语言模块，内部实现方式一致，仅参数有所变动。现将48M分频即kcoun1模块内部展开：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_ un sig ned.ALL;ENTITY kcoun1 ISP ORT(A :IN std_logic;B :buffer std_logic);END kcou n1;ARCHITECTURE kcou n1_arc OF kcoun1 ISSIGNAL cou nter :std_logic;BEGINP ROCESS

33、(A)VARIABLE cou nter1:i nteger RANGE 0 TO 48000000;CONSTANT md :in teger := 24000000;BEGINIF(A'eve nt AND A='1')THENIF (co un ter1 = md) THENcoun ter1 :=0;coun ter <= NOT coun ter;B <= coun ter;END IF;coun ter1 := coun ter1+1;END IF;END P ROCESS;END kcoun 1_arc;修改下划线部分的参数即可产生不同的频率。

34、 如改为2400可实现4800的分 频，产生1kHz的频率；改为24即实现48分频，对应产生1MHz四、仿真结果将上述模块按功能连接好后，利用实验箱进行硬件仿真。结果截图如下:1）音频信号波形:2）载波信号波形:RJQGL STOP 'Hji半 0 00uMTime 503.Gus 0+0.00063）控制字取3时，解调后的波形:RIQOL STOPCH2* 50 .0mUTime 503.Gus 0+0.00063时，相当于 m=0.25。通过开关控制总电路图上的74163的取值，当其取值为4）控制字取7 （此时m=0.5）时，输出波形:800UMRIGOL STOPz/Zh-亡H2w 20 .MTimelOd.Sus 0*0.000Gs5）控制字取15（ m=1,输出波形为RIQOL STOPF f o -64,0inM/ >/、/ /,ll/50 .0mUTims 509.Gus 0*0.000Gs由上诉波形可以看出，随着 m取值的增大，输出波形逐渐失真。当 m> 1时, 波形将产生过调制。其中一种过调制波形截图如下 ：另外，通过多次硬件仿真可以发现，仿真结果会出现相移和噪声，现截图如 下。如何减小这一影响也是研究的方向。RIQOL STOPwstca5S.OmUCHZw 50.0mUTime 209.Cus 0*0.0006五、设计过程中出现