微处理器总线结构和时序(以8086为例) (1)

1、1n1 1总线的基本概念；总线的基本概念； n2 2CM3CM3总线的基本构成；总线的基本构成； n3 380868086总线及工作时序。总线及工作时序。n什么是总线： 总线是一种数据通道，由系统中各部件所共享。或者说，是在部件与部件之间、设备与设备之间传送信息的一组公用信号线。 n面向总线的体系结构： （1）使各部件之间的关系转化为面向总线的单一关系：设计和使用某一部件，无须考虑该部件和其他相应部件间的复杂关系，只要满足它和总线之间的关系即可。（2）标准总线可以得到多个厂商的广泛支持，便于生产与之兼容的硬件板卡和软件。 （3）模块结构方式便于系统的扩充和升级。 （4）便于故障诊断和维修，同时

2、也降低了成本。n总线构成虽然总线有多种，但任何总线均包括有数据总线、地址总线和控制总线。1数据总线所谓数据总线，顾名思义就是在微处理器系统各部件之间传输数据的路径，把这些信号线组合在一起则被称之为数据总线。2地址总线所谓地址总线，是用来规定数据总线上的数据出于何处和被送往何处。若CPU欲从存储器读取一个信息，不论这个信息是8位、16位、32位或64位的，均是先将欲取信息的地址放到地址线上，然后才可以从给定的存储器地址那里取出所需的信息。3控制线 控制线的作用是用来对数据总线、地址总线的访问及其使用情况实施控制。由于微处理器中的所有部件均要使用数据总线和地址总线，所以用控制总线对它们实施控制是必

3、要的也是必须的。控制信号的作用就是在微处理器系统各部件之间起到发送操作命令和定时信息。命令信息规定下了要执行的具体操作，而定时信息则是规定了数据信息和地址信息的时效性。通常，控制信号应有以下几种类型。（1）写存储器命令：（2）读存储器命令：（3）输入/输出写命令：（4）输入/输出读命令：（5）传送响应：（6）总线请求：（7）总线允许：（8）中断请求：（9）中断响应：（10）时钟和复位：。n为完成一个总线操作周期，一般要分成4个阶段：1总线请求和仲裁（Bus Request and Arbitration）阶段由需要使用总线的主控设备向总线仲裁机构提出使用总线的请求，经总线仲裁机构仲裁确定，把下

4、一个传送周期的总线使用权分配给哪一个请求源。2寻址（Addressing）阶段取得总线使用权的主控设备，通过地址总线发出本次要访问的从属设备的存储器地址，或I/O端口地址及有关命令，通过译码使参与本次传送操作的从属设备被选中，并开始启动。3数据传送（Data Transfering）阶段主控设备和从属设备进行数据交换，数据由源模块发出，经数据总线传送到目的模块。在进行读传送操作时，源模块就是存储器或输入/输出接口，而目的模块则是总线主控设备CPU。在进行写传送操作时，源模块就是总线主控设备，例如CPU，而目的模块则是存储器或输入/输出接口。4结束（Ending）阶段主控设备、从属设备的有关信息

5、均从系统总线上撤除，让出总线，以便其他模块能继续使用。n总线上的主控设备、从属设备通常采用以下三种方式之一来实现对总线传送的控制。1同步传送同步传送时采用精确稳定的系统时钟，作为各模块动作的基准时间。模块间通过总线完成一次数据传送即一个总线周期，时间是固定的，每次传送一旦开始，主、从设备都必须按严格的时间规定完成相应的动作。2异步传送同步传送要求总线上的各主、从设备操作速度要严格匹配，为了能用不同速度的设备组成系统，而采用异步传送的办法来控制数据的传送。异步传送需设置一对信号交换（Handshaking）线，即请求（Request）和响应（Acknowledge）信号线。3半同步传送半同步传送

6、是综合同步和异步传送的优点而设计出来的混合式传送。n总线配置结构n单总线结构，机器内部和外部只有一条总线，所有设备全部通过总线连接起来，存储器和I/O设备可以统一编址，I/O设备占用部分内存地址空间，访问I/O设备如同访问存储器一样，只是地址不同。它的主要缺点是总线太忙，使得整个系统的效率比较低。CPU存储器I/O接口系统总线（a）单总线结构n总线配置结构n多总线结构，下图所示为一种多总线结构，它有两条专用总线（主存储器总线和I/O总线），主存储器与CPU做在一块主机板上，并且通过专用的总线连接，提高了CPU与主存储器交换信息的速度。慢速外部设备通过I/O总线首先与I/O处理器交换信息，等到一

7、定的时间，I/O处理器通过系统总线再与CPU交换数据。这样主存储器总线和I/O总线可以同时工作，提高了整机的速度。CPU主存储器I/O接口I/O接口I/O处理器主存储器连线I/O总线系统总线（b）多总线结构CM3总线连接细节ICode总线总线该总线将Cortex-M3内核的指令总线与闪存指令接口相连接。指令预取在此总线上完成。DCode总线总线该总线将Cortex-M3内核的DCode总线与闪存存储器的数据接口相连接。系统总线系统总线此总线连接Cortex-M3内核的系统总线(外设总线)到总线矩阵，总线矩阵协调着内核和DMA间的访问。DMA总线总线此总线将DMA的AHB主控接口与总线矩阵相联，

8、总线矩阵协调着CPU的DCode和DMA到SRAM、闪存和外设的访问。总线矩阵总线矩阵总线矩阵协调内核系统总线和DMA主控总线之间的访问仲裁。AHB外设通过总线矩阵与系统总线相连，允许DMA访问。AHB/APB桥两个AHB/APB桥在AHB和2个APB总线间提供同步连接。 APB1操作速度限于36MHz， APB2操作于全速(最高72MHz)。8086通过引脚与总线逻辑电路芯片相连接构成系统总线。8086通过引脚与总线逻辑电路芯片相连接构成系统总线。 地址总线（地址总线（AB-Address Bus)AB-Address Bus)：用来指定寻址的存储器单元或I/O口。单向，成组使用。 数据总线

9、（数据总线（DB-Data Bus):DB-Data Bus):用来传递信息的通讯线。双向，成组使用，微处理器的位一般是指数据线的宽度。 控制总线（控制总线（CB-Control Bus):CB-Control Bus):用以控制微处理器各部件协调工作。各自独立，有发出，也有接收。 地址地址/ /数据复用总线数据复用总线：地址总线和数据总线复用，分时传送地址信息和数据信息（由同步信号区分），这样可以节省CPU引脚，但外部电路复杂。n8086芯片n8086引脚图n当8086的引脚MN/MX接成高电平时CPU处于最小模式工作方式，此时系统中仅有一个处理器。在此模式下CPU各引脚定义如下：1、AD0

10、AD15:地址数据复用总线地址数据复用总线双向，三态，高电平有效。分时传送16位数据和地址的低16位。由ALE锁存地址信息。在总线周期T1用来输出地址，在其他时钟周期中，读周期时处于悬浮状态，写周期时传送数据。2、A16/S3A19/S6:地址状态复用引脚地址状态复用引脚输出，三态，高电平有效。分时输出地址的高4位或CPU当前状态。地址信息由ALE锁存。T1输出高4位地址，其他时钟周期输出CPU当前状态。3、BHE/S7:高高8位数据总线允许位数据总线允许/状态复用引脚状态复用引脚输出，三态，低电平有效。 在T1时钟周期为低电平表示高8位数据线AD8AD15上数据有效，否则表示只使用AD0AD

11、7上的8位数据。 由ALE锁存。 和A0可用于分别选中奇偶地址的字或字节。BHEBHEBHE4、ALE:地址锁存允许信号地址锁存允许信号输出、高电平有效。表示总线上的是地址信息，在T1产生正脉冲，利用其下降沿锁存地址信息。5、 :存储器存储器/输入输出控制信号输入输出控制信号输出，三态，高电平表示当前的信息是地址信息；低电平表示当前访问的是I/O口。6、 :读信号读信号输出，三态，低电平有效。表示当前总线周期正在读存储器或从I/O口输入信息。7、 :写信号写信号输出，三态，低电平有效。表示CPU正向存储器写入数据或向I/O口输出数据。OI /MRDWR8、 :数据收发信号数据收发信号输出，三态

12、，高电平表示CPU正在发送数据；低电平表示CPU接收数据。9、 :数据允许信号数据允许信号输出，三态，低电平有效。表示CPU正在进行数据收发操作。10、INTR:可屏蔽中断请求信号可屏蔽中断请求信号输入，高电平有效。表示外部向CPU提出中断申请。11、 :中断响应信号中断响应信号输出，低电平有效。表示外设的中断申请得到响应。R/DTDENINTA12、NMI:非屏蔽中断申请信号非屏蔽中断申请信号输入，上升沿有效。表示外部有非屏蔽中断申请。非屏蔽中断不受软件控制，CPU必须响应。13、HOLD:总线请求保持信号总线请求保持信号输入，高电平有效。表示其他模块（如DMAC)申请占用总线。14、HLD

13、A:总线保持响应信号总线保持响应信号输出，高电平有效。表示CPU已让出总线。15、READY：准备好信号准备好信号输入，高电平有效。高电平表示存储器或I/O口已准备好接收数据，外部使READY为低电平CPU要插入等待周期。16、TEST:测试信号测试信号输入，低电平有效。有效时CPU退出WAIT指令。17、RESET:复位信号复位信号输入，高电平有效。使CPU停止现行操作，并进行初始化：标志寄存器，IP,DS,SS,ES及指令队列清零；CS设置为FFFFH。复位结束时CPU从FFFF0H开始执行程序，一般在此放置跳转语句，CPU对系统初始化装入操作系统等；18、CLK:时钟信号时钟信号(单相，

14、占空比为单相，占空比为1/3)8086 5MHZ 19、VCC,GND:电源及地电源及地单一+5V10%。1、最小模式下微处理器总线图2、说明（1）由3片8282（低电平锁存，功能同74LS373）锁存地址A0A19和BHE。ALE为锁存信号。（2）由2片8286（双向缓冲器，功能同74LS244）做数据总线D15D0的缓冲器，以增加总线驱动能力。 做方向选择， 为选通信号。（3）控制信号 和 , 完成信息传递控制。IO/MRDWRR/DTDEN口输出向口输入从写存储器单元读存储器单元O/I:WRIOO/I:RDIO:WRM:RDM （4）中断控制信号 （5）总线控制信号qHOLD,HLDA

15、（6）HLDA控制8282的OE，当CPU总线响应时让出总线。NMIINTAINTR,8282 锁存器 (74LS373)STB(选通）选通）DG Q(3)(8)(4)(13)(7)(17)(14)(2)(11)(6)(5)(12)(9)(19)(15)(16)3D4D5D6D7D8D(18)2D1D3Q4Q5Q6Q7Q8Q2QOE(1)（a）逻辑电路 STB OE 3D4D5D6D7D8D2D1D3Q4Q5Q6Q7Q8Q2Q1Q（b）引脚图1Qn8282的选通信号输入端STB与8086的ALE相连，为允许锁存信号；n8086的地址信号与8282的DI7DI0相连；n8282的OE为输出允许信

16、号，低电平有效。当OE输出低电平时，则8282输出的DO7DO0的地址信号有效。数据总线收发器8286 (74LS245)（a）逻辑电路(2)(5)(3)(6)(4)(8)(7)(18)(1)(16)(17)(14)(15)(11)(13)(12)A3A4A5A6A7A8(9)A2A1B3B4B5B6B7B8B2(19)T_OEB1 _ OE T A2A3A4A5A6A7A8A1（b）引脚图B3B4B5B6B7B8B2B1AD0AD1AD2AD3AD4AD5 AD6 AD7 AD8 AD9 AD15DENDT/RA0 B0A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6

17、A7 B7OE T地 址地址A0 B0A1 B1 A7 B7OE T828682868086数据总线 A7A0为输入数据端，B7B0为输出数据端，因为收发器是双向传输的，所以输入端和输出端是可以交换使用的。此时，通过T引脚的信号判断数据传输方向。 实际上，8286的T端是与8086的DT/R端相连的。 DT/R为数据收发信号，当8086进行数据输出时，DT/R为高电平， 即T=1，则数据从A7A0输入，从B7B0输出 ；当8086进行数据输入时，DT/R为低电平， 即T=0， 数据从B7B0输入，从A7A0 输出。 OE是输出允许信号，此信号决定是否允许数据通过8286。它与8086的DEN是

18、相连的。在传送数据时，DEN都为有效的低电平，此时OE=0，允许数据进行传输，传输方向由T信号决定；在DEN端出现高电平时，此时OE=1，不允许数据进行传输。 当系统中CPU以外的部件对总线有请求，并且得到CPU的允许时，CPU的DEN和DT/R引脚呈现高阻状态，从而使8286个输出端也成为高阻状态。AD0AD1AD2AD3AD4AD5 AD6 AD7 AD8 AD9 AD15DENDT/RA0 B0A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7OE T地 址地址A0 B0A1 B1 A7 B7OE T828682868086数据总线8286的连接意义：当一

19、个系统中所含的外设或存储器较多时，数据总线上需要有发送器和接受器来增加总线的驱动能力。发送器和接受器简称收发器，也称为总线驱动器。指令周期、总线周期和时钟周期 微处理器是在时钟脉冲CLK统一控制下一个节拍一个节拍的工作。1、时钟周期、时钟周期T（T状态）状态）q时钟脉冲的一个循环时间叫做一个时钟周期。每个时钟周期T又称一个“状态”，它是CPU工作最小时间单位，所有操作都以这个时钟周期为基准，是微处理器系统工作速度的重要标志。q8086时钟频率为5MHZq时钟周期200nS。2、总线周期（机器周期）总线周期（机器周期）qCPU从存储器或I/O口存取一个字或字节的时间称为总线周期q8086的总线周

20、期有：存储器读写周期、 输入/输出周期、中断响应周期；q一个基本总线周期为4个时钟周期,习惯上将4个时钟周期称为4个状态，分别是T1、T2、T3、T4。3、指令周期、指令周期q执行一条指令所需要的时间称为指令周期。一般要1个以上的总线周期。 2、总线周期（机器周期）总线周期（机器周期）q在T1状态，CPU往地址/数据总线上发出地址信号，指出要寻址的存储单元或外设端口地址。q在T2状态，CPU从总线上撤销地址，而使16位地址/数据总线浮置成高阻状态，为传输数据作准备，4位的地址/状态总线输出本总线周期的状态信息。q在T3状态，4位地址/状态总线继续提供状态信息，16位地址/数据总线上出现CPU写

21、出的数据或CPU读入的数据。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW 2、总线周期（机器周期）总线周期（机器周期）q如果I/O设备或存储器速度慢， I/O设备或存储器会向CPU发出等待请求信号，于是CPU插入一个或多个附加的时钟周期Tw状态，也称等待状态。q在T4状态，完成数据的读写操作，总线周期结束。 只有在CPU与I/O设备或存储器之间传输数据，以及从内存取指令到指令队列时，CPU才执行总线周期。因此在两个总线周期之间，总线就可能处于空闲状态TI，此时执行空闲周期。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW 1、最小模式

22、下 存储器读周期q时序图T1T2T3T4T1CLKM/IOABHEADALERDDT/RDENREADY地址状态地址数据1501916S3S6存储器读周期时序（4）T3上升沿检测READY信号，为高电平下一个为T4状态，否则插入等待周期。RDDEN（5）T3下降沿 和 无效，数据总线浮空。R/DT（6）T4上升沿 无效。IO/MR/DTBHE（1）T1开始使 , 有效，输出地址信号A19A16,A15A0和 信号，ALE有效。RDDEN（7）读取数据时间 或（2）T1上升沿，ALE锁存地址和 。BHEDENRD（3）T1下降沿（T2开始）输出状态S3S6，AD15AD0浮空， 无效，输出S7。

23、 和 信号有效，打开三态门读取数据。BHE说明说明:n在T3上升沿检测READY为低电平，则下一个T状态为TW，其上升沿检测READY为高电平，则下一个为T4。T1T2T3T4T1地址状态地址数据CLKM/IOABHEADALERDDT/RDENREADY1501916S3S6具有等待周期的存储器读周期时序TW 2、具有等待周期的存储器读周期T1T2T3T4T1地址状态地址数据CLKM/IOABHEADALEWRDT/RDENREADY1501916S3S6存储器写周期时序说明：n（1）DT/R为高电平。n（2）AD15AD0输出地址后，紧接着输出数据，T4上升沿浮空。n（3）T1下降沿输出写

24、信号。 3、最小模式下存储器写周期T1T2T3T4T1地址状态地址数据CLKM/IOABHEADALERDDT/RDENREADY1501916S3S6输入周期时序说明n与存储器读周期的区别是M/IO为低电平，其余均相同。4、最小模式下I/O读时序说明：n 由连续两次中断响应信号组成，第一个信号表示CPU已经响应中断请求，第二个信号驱动I/O接口电路将中断识别代码（中断类型码）通过低8位数据总线送给CPU。 两个信号之间不响应其它中断请求和总线请求。 T1 T2 T3 T4 Ti Ti T1 T2 T3 T4 CLKINTALOCK数据AD0AD75、中断响应总线周期n8086数据总线为16位