EDA数字电路实验

1、EDA数字电路实验哈尔滨电力职业技术学院羿宗琪第二部分 实验部分 实验一 组合逻辑设计一、实验目的：1、 通过一个简单的38译码器的设计,让学生掌握组合逻辑电路的设计方法。2、 掌握组合逻辑电路的静态测试方法。3、 初步了解CPLD设计的全过程和相关软件的使用。二、实验步骤：Max+plus II部分：（一）进入WINDOWS操作系统，打开Max+plus II:1、启动Fileprojectname菜单，输入设计项目的名字。点击AssignDevice菜单，出现图2.1.1对话框，依据设计要求选择器件。（本部分实验一律选用EPM7128SLC84-15和EPF10K10LC84-4器件）图2

2、.1.1注：若找不到EPM7128SLC8415，请将上图show only fastestspeed grades前面的去掉，就可找到EPM7128SLC8415。2、启动菜单FileNew,选择Graphic Editor File,打开原理图编辑器,进行原理图设计输入如图2.1.2。图2.1.2（二）设计输入1、放置一个器件在原理图上<1> 在原理图的空白处双击鼠标左键,出现图2.1.3;图2.1.3<2> 在光标处输入元件名称或用鼠标点击元件,按下OK即可。<3> 如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。<4> 图2.

3、1.4为元件安放结果。图2.1.42、 添加连线到器件的管脚上把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线.如图2.1.5示.图2.1.53、 保存原理图单击保存按扭,对于第一次输入的新原理图,出现类似文件管理器的图框,选择合适目录,合适名称保存刚才输入的原理图2.1.5.原理图的扩展名为.gdf,本实验取名 test.gdf.（三）编译启动Max+plus IICOMPILER菜单，按START开始编译，并显示编译结果，生成.sof,.pof文件，以备硬件下载和编程时调用。同时生成.rpt文件，可详细查看编译结果。如图2.1.6图2.1.6（四）管脚的重新

4、分配，定位：启动Max+plus IIFloorplan Editor 菜单命令，出现如图2.1.7所示的画面：图2.1.7Floorplan Editor 显示该设计项目的管脚分配。这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下：1、按下，所有输入、输出口都会出现在Unassigned Nodes栏框内。2、用鼠标按住某输入/输出口名称，并拖到下面芯片的某一管脚上，松开鼠标左键，便完成一个管脚的分配。注意：芯片上有一些特定功能管脚，进行管脚编辑时一定要注意。另外，在芯片选择中，如果选Auto,则不允许对管脚进行再分配。（五）电路板上的连线用任意3个拨位开关代表译码器的输入（A

5、，B，C），将之与EPM7128S84-15的管脚相连；用LED灯来表示译码器的输出，将之与EPM7128S84-15芯片的管脚相连。其具体连接方法如下：1、 代表译码器输入的A，B，C管脚连接在P1或P2处的连接线孔上。P1从左至右代表拨位开关的D0D8，P2从左至右代表拨位开关的D9D17。2、 代表译码器输出的D0D7管脚连接在P5或P6处的的连接线孔上。下面一排发光二极管从左至右代表LED0LED7，上面一排发光二极管从左至右代表LED8LED15。当C、B、A依次从000111拨动时，发光二极管LED0LED7（假设输出连接的是LED0LED7）依次从左至右被选亮。注意：管脚的具体连

6、接可以参看软件中的元件管脚分配图，后面的实验与此相同将不再说明。（六）器件下载1、 对数字可编程器件进行下载时要将K29K37的跳线接1,2脚，对模拟可编程器件进行下载时要将K29K37的跳线接2,3脚。2、 启动Max+plus IIProgrammer菜单，会弹出一个Hardware Setup对话框，选择其中的ByteBlaster项点击OK后，出现如图2.1.8所示对话框：（Hardware Setup对话框中的内容选择好以后，今后再启动Max+plus IIProgrammer菜单就不会再显示Hardware Setup对话框）图2.1.83、 选择JTAGMulti-Device

7、JTAG Chain菜单项.4、 启动JTAGMulti-Device JTAG Chain Setup菜单项,如图2.1.9示. 图2.1.95、 点击Select programmimg File按扭,选择要下载的.pof 文件。然后按Add按钮添加到文件列表中去并按OK退出。6、 接好下载电缆线，接通+5V电源（按下开关KK0），点击program按扭完成下载7、 如果不能正确下载，可点击Detect JTAG Chain Info an 按扭进行测试，查找原因。最后按OK退出。8、 这时回到图2.1.8的状态，按program按扭完成下载。注意：为生成.sof文件,前面编译时，要确认没

8、有选中Functional SNF Extractor。如果下载前进行了管脚重新分配，则必须重新编译。当使用EPM7128SLC84-15器件时则要通过选择.pof文件进行在系统编程，掉电后数据不会丢失；当使用EPF10K10LC84-4器件时则要通过选择.sof文件进行在系统配置，掉电后数据会丢失，如要继续使用则需在使用前再配置一遍。附： 用硬件描述语言完成译码器的设计：（1）、生成设计项目文件。（2）、启动FileNew菜单命令，如图2.1.10：图2.1.10（3）、选择Text Editor file,点击OK：（4）、键入程序如下：（5）、存成.tdf文件，然后进行编译即可。实验二

9、组合电路一、实验目的：1、 掌握组合逻辑电路的设计方法。2、 掌握组合逻辑电路的静态测试方法。加深CPLD设计的过程，并比较原理图输入和文本输入的优劣。二、实验的硬件要求：1、 输入：按键开关（常高）4个：拨位开关4个。2、 输出：LED灯。3、 主芯片：EPM7128SLC84-154、 主芯片：EPF10K10LC84-45、 主芯片：ispLSI1032E-70LJ6、 主芯片：XC95108-15PC84C三、实验内容：1、 设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1（灯亮），反之为0（灯灭）。2、 设计四个开关控制一盏灯的逻辑电路，

10、要求合任一开关，灯亮；断任一开关，灯灭。3、 设计一个优先权排队电路，排队顺序为：A=1 最高优先级B=1 次高优先级C=1 最低优先级要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”，即该输出端所对应的灯亮。四、实验连线：1、 四个拨位开关（在P1、P2处选择）连D3，D2，D1，D0信号所对应的管脚。OUT输出信号管脚接任一LED灯。2、 四个按键开关（在P3-1、P3-2处选择）分别连K1，K2，K3，K4信号对应的管脚。OUT输出信号管脚接任一LED灯。3、 A、B、C信号对应的管脚分别连三个任意的按键开关。输出A-OUT，B-OUT，C-OUT信号对

11、应的管脚分别连三个任意的LED灯。 五、实验原理MAX+plus II部分：实验内容1：（1）原理图 如图2.2.1图2.2.1（2）AHDL硬件描述语言输入（如图2.2.1b）：图2.2.1b实验内容2：（1）原理图： 如图2.2.2图2.2.2（2）AHDL硬件描述语言输入(如图2.2.2b)：图2.2.2b实验内容3：（1）原理图： 如图2.2.3图2.2.3（2）AHDL 文本源程序 如图2.2.3b图2.2.3 b输入输出接实验板中的按键开关,LED 灯等。六、实验报告要求对于原理图设计要求有设计过程。详细论述实验步骤。写一些对于两种硬件设计输入法的优劣心得。实验三 ： 触发器功能模

12、拟一、实验目的：1、 掌握触发器功能的测试方法。2、 掌握基本RS触发器的组成及工作原理。3、 掌握集成JK触发器和逻辑功能及触发方式。4、 掌握几种主要触发器之间相互转换的方法。5、 通过实验，体会CPLD芯片的高集成度和多I/O口。二、硬件要求：1、 主芯片：EPM7128SLC84-152、 主芯片：EPF10K10LC84-43、 主芯片：ispLSI1032E-70LJ4、 主芯片：XC95108-15PC84、5、 时钟源、按键开关，拨位开关，LED灯。三、实验原理MAX+plus II、isp DESIGN EXPERT8.2、FOUNDATION3.1I 各部分原理如图2.3.

13、1所示。四、实验内容：将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集成在一个CPLD芯片中模拟其功能，并研究其相互转化的方法。实验连线：输入信号Sd,Rd对应的管脚接按键开关（如K1，K2）；CLK接时钟源（频率<0.5Hz。把JPCK设置成250HZ档，将时钟源连接到CLK/CLK3处的连接线孔上，改变CLK3频率段上的跳线，直到达到要求为止）；输入信号J，K，D，R，S对应的管脚分别接拨位开关（如：D0D4）；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯（如：LED0LED7）。另外准备几根连接线，在改变为T

14、“触发”器时，短接相应管脚，或连接“0”、“1”电平。图2.3.1五、实验报告填下述表一，表二，表三，表四。表一 RS寄存器 Rd Sd QNQ说明0 11 01 10 0表二 RS锁存器RSCLKRdSd说明XXX10XXX01XXX00XX01100111011111011111111表三 JK触发器JKCLKRdSdXXX01XXX10XXX00XX011XX1110011011110111111表四 D触发器 INPUTOUTPUTDCLKRdSdQ NQX X01XX10XX00X011X111011111分别将JK 触发器和D触发器接成T触发器，模拟其工作状态，并画出其波形。实验四

15、 扫描显示电路的驱动一、实验目的：了解教学系统中8位七段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。二、硬件要求：主芯片：EPM7128SLC84-15、EPF10K10LC84-4，时钟，八位七段数码显示管，四个拨位开关。三、实验内容：1、用拨位开关产生8421BCD码，用CPLD产生字形编码电路和扫描驱动电路，然后进行仿真，观察波形，正确后进行设计实现，适配化分。调节时钟频率，感受“扫描”的过程，并观察字符亮度和显示刷新的效果。2、编一个简单的从0F轮换显示十六进制的电路。四、实验原理：四个拨位开关提供8421BCD码，经译码电路后成为7段数码管的字形显示驱动信号

16、。（AG）扫描电路通过可调时钟输出片选地址SEL2.0。由SEL2.0和A.G决定了8位中的哪一位显示和显示什么字形.SEL2.0变化的快慢决定了扫描频率的快慢。1、 参考电路(时钟频率>40HZ,将时钟源连接在CLK/CLK1处即可,如图2.4.1)当拨动、所代表的四个拨位开关时，如从“00001111”依次拨动时，数码管则依次一起显示“F”。图2.4.12、 参考电路(时钟频率<2HZ,如图2.4.2) 把JPCK设置成250HZ档，将时钟源连接到CLK/CLK3处的连接线孔上，改变CLK3频率段上的跳线，直到达到要求为止。下载完毕上电后，数码管循环显示“0F”。图2.4.2实

17、验连线：输入信号：D3，D2，D1，D0所对应的管脚同四个拨位开关相连； 清零信号RESET 所对应的管脚同按键开关相连； 时钟CLK 所对应的管脚同实验箱上的时钟源相连； 输出信号：代表扫描片选地址信号SEL2，SEL1，SEL0的管脚同P37处的连接线孔SEL2，SEL1，SEL0相连；代表7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A，B，C，D，E，F，G相连。五、实验报告：1、 字形编码的种类，即一个7段数码管可产生多少种字符，产生所有字符需多少根被译码信号线？2、 字符显示亮度同扫描频率的关系，且让人眼感觉不出光烁现象的最低扫描频率是

18、多少？六、附译码器DELED的源代码：实验五 计数器及时序电路一、实验目的：1、 了解时序电路的经典设计方法（D触发器和JK触发器和一般逻辑门组成的时序逻辑电路）。2、 了解通用同步计数器，异步计数器的使用方法。3、 了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法。4、 理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。5、 了解同步芯片和异步芯片的区别。二、硬件需求：主芯片：EPM7128SLC84-15、EPF10K10LC84-4，时钟，4位七段数码管。（注：该实验只采用了ALTERA公司的适配板设计）三、实验内容：1、用D触发器设计异步四位二进制加法计

19、数器。2、用JK 触发器设计异步二十进制减法计数器。3、用74LS161两个宏连接成八位二进制同步计数器。4、用74LS390两个宏连接成八位二十进制异步计数器。5、用74LS161清零和置数法组成六进制和十二进制计数器。6、分别用D触发器和同步计数器加译码电路的方法构成7进制电路实现如下编码：0，2，5，3，4，6，1。四、实验原理及连线：实验内容中的6个实验均要通过实验四的“扫描显示电路”内容进行显示，具体连线根据每个实验内容完成时的管脚化分和定义，同相应的输入、输出接口功能模块相连，扫描模块的连接参考实验四。1、 实验内容1的参考图2.5.1;2、 实验内容2的参考图2.5.2;3、 实

20、验内容3的参考图2.5.3;4、 实验内容4的参考图2.5.4;5、 实验内容5的参考图2.5.5;6、 实验内容6的参考图2.5.6;图2.5.1说明：、计数时钟频率clk1Hz; 扫描时钟频率ckdsp40Hz、四位D触发器接成异步计数器；、SEL0SEL2为扫描地址（控制八位数码管的扫描顺序和速度，同P37处的连接线孔SEL2，SEL1，SEL0相连）;、7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A，B，C，D，E，F，G相连；、Reset接按键开关；八位数码管同时循环顺序显示0F。图2.5.2、计数时钟频率clk1Hz; 扫描时钟频率c

21、kdsp40Hz、四位D触发器接成异步计数器；、SEL0SEL2为扫描地址（控制八位数码管的扫描顺序和速度，同P37处的连接线孔SEL2，SEL1，SEL0相连）;、7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A，B，C，D，E，F，G相连；、Reset接按键开关；八位数码管同时循环顺序显示F。图2.5.3说明：、计数时钟频率CKCNT4Hz，扫描时钟频率CKDSP40Hz、两个74LS161串接成典型的同步计数器；、SH8_4块完成扫描数据的切换；、Reset、SEL0、AG的连接同上面的说明；两位数码管同时循环顺序显示00FF。图2.5.4说

22、明：、计数时钟频率CKCNT0.5Hz，扫描时钟频率CKDSP40Hz、Reset、SEL0、AG的连接同上面的说明；两位数码管同时顺序显示十进制0099。图2.5.5说明：1、计数时钟频率CKCNT0.5HZ，扫描时钟频率CKDSP40HZ；、清零法分别完成04、0B的顺序计数；、置位法分别完成39、3F的顺序计数；说明：、计数时钟频率CKCNT1Hz; 扫描时钟频率ckdsp40Hz、SEL0SEL2为扫描地址、7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A，B，C，D，E，F，G相连；、Reset接按键开关；第一个和第二个数码管采用清零法显

23、示05; 第三个和第四个数码管采用置位法显示; 第五个和第六个数码管采用清零法显示0B; 第七个和第八个数码管采用置位法显示3E。 图2.5.6说明：1、计数时钟频率CKCNT0.5Hz; 扫描时钟频率ckdsp40Hz、SEL为扫描地址、7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A，B，C，D，E，F，G相连；、Reset接按键开关。这是按0，2，5，3，4，6，1变化的七进制计数器；图中包括两个独立的实现方法，一种为异步清零，一种为同步清零，两种方法同时显示，即最左边的两个数码管同时循环显示0，2，5，3，4，6，1。5.1.6.gdf用7

24、4LS161计数器加译码的方法实现异步清零七进制计数器的设计;同时用状态机的方法实现同步清零七进制计数器的设计。实验六 数字钟（综合实验）一、设计要求（数字钟的功能）1、具有时、分、秒计数显示功能，以24小时循环计时。2、具有清零，调节小时、分钟的功能。3、具有整点报时功能，整点报时的同时LED灯花样显示。二、实验目的：1、 掌握多位计数器相连的设计方法。2、 掌握十进制、六十进制、二十四进制计数器的设计方法。3、 继续巩固多位共阴极扫描显示数码管的驱动及编码。4、 掌握扬声器的驱动。5、 LED 灯的花样显示。6、 掌握CPLD技术的层次化设计方法。三、硬件要求：1、 主芯片：EPM7128SLC84-15、EPF10K10LC84-4、ispLSI1032E-70LJ。2、 8个LED灯。3、 扬声器。4、 8个七段扫描共阴极数码显示管。5、 三个按键开关（清零，调小时，调分钟）