报时式数字钟

1、3 论文摘要3.1 中文摘要 摘要设计简述数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。此次设计数字电子钟是为了了解数字电子钟的原理，从而学会制作数字电子钟。通过数字电子钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字电子钟电路包括组合逻辑电路和时序电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。数字电子钟有下几部分组成：秒、分、时计数器电路设计、校时电路

2、、整点报时电路、60进制的秒、分计时器和24进制计时计数器以及秒、分、时的译码显示部分等。3.2英文摘要 AbstractDesign is briefly a digital clock is a kind of digital circuit technology implementation, minutes and seconds timing device, and the mechanical clock compared with higher accuracy and intuitive, and without a mechanical device, having a lo

3、nger service life, so it has been widely used digital electric clock, from principle speaking is a kind of typical digital circuits, including the assembly logic circuit and the sequential circuits. This design digital electric clock is to understand the principle of digital electric clock, thus lea

4、rn to make digital electric clock. And through digital electric clock make further understanding of various in making used in small and medium scale integrated circuit role and practical method. And as a result of digital electric clock circuit including assembly logic circuit and the sequential cir

5、cuits. Through it can further study and grasp the assembly logic circuit and the sequential circuits of the principle and method of use. Digital electric clock have under several parts: seconds, points, when the counter circuit design, reset circuit, integral point to announce the circuit, 60 disabl

6、es the seconds, points timer and 24 disables timing counter and seconds, points, when decoding display section, etc.一、任务要求 设计并制作一台能显示小时、分、秒的数字钟。具体要求如下 ： 1、 能完成整点报时功能，要求当数字钟的分和秒计数器计到59min52s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到；2、 完成对“时”和“分”的校时，并能对秒计数器清零二、设计方法该数字钟由振荡器、分频器、秒计数器、分计数器、小时计数器、校时电路、报时电路和显示电路等几部分组成。

7、 秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计时器。每累计60s发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”业采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。 整点报时电路是根据计时系统输出状态产生一个脉冲信号，然后去触发音频发声器实现报时。校时电路是用来对“时”、“分”显示数字进行校对调整。计数器清零是对“秒计数器”进行清零。其组成框图如图1所示。译码显示电路

8、小时计数器分计数器秒计数器分频器报时电路校时电路校时图1 数字钟组成框图三、设计过程1、秒、分、时计数器电路设计秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160，分两级构成。下面讨论60和24进制计数器的电路构成和工作原理。（1）60进制计数器由74LS160构成的60进制计数器如图2所示。将一片74LS160设置成10进制加法计数器，另一片设置成6进制加法计数器。两片74LS160按同步置数发串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲。图2电路，既可以作为秒计数器，业可作为分计数器。

9、（2）24进制计数器同理当个位计数状态为Q3Q2Q1Q0=0011,十位计数器状态为Q3Q2Q1Q0=0010时，要求计数器规零。通过把个位Q0 Q1、十位Q1进入与非门后的信号送到个位、十位计数器的置数端，使计数器清零，从而构成24进制计数器，如图3所示。图2 60进制计数器图3 24进制计数器2、晶体振荡器电路晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。图3-2所示电路通过非门构成的输出为方波的数字式晶体振荡电路，这个电路中， 图3-2 COMS晶体振荡器3、分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到z的秒信号输入，需要对振荡器的输出信号进行分频。通常实现

10、分频器的电路是计数器电路，一般采用多级进制计数器来实现。例如，将z的振荡信号分频为Z的分频倍数为（），即实现该分频功能的计数器相当于极进制计数器。常用的进制计数器有等。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。计数为级进制计数器，可以将Z的信号分频为Z，其内部框图如图3-3所示，从图中可以看出，的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。 图3-3 CD4046内部框图4、时间计数单元时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为进制计数器计数器，其输出为

11、两位码形式；分计数和秒计数单元为进制计数器，其输出也为码。一般采用10进制计数器74HC390来实现时间计数单元的计数功能。为减少器件使用数量，可选，其内部逻辑框图如图.所示。该器件为双异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。图3-4 74HC390(1/2)内部逻辑框图秒个位计数单元为进制计数器，无需进制转换，只需将与（下降沿有效）相连即可。（下降没效）与Z秒输入信号相连，可作为向上的进位信号与十位计数单元的相连。秒十位计数单元为进制计数器，需要进制转换。将进制计数器转换为进制计数器的电路连接方法如图3-5所示，其中可作为向上的进位信号与分个位的计数单元的相连。 图3-

12、5 10进制6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的作为向上的进位信号应与分十位计数单元的相连，分十位计数单元的作为向上的进位信号应与时个位计数单元的相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为进制计数器，不是的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行进制转换。利用片实现进制计数功能的电路如图3-6所示。另外，图3-6所示电路中，尚余进制计数单元，正好可作为分频器Z输出信号转化为Z信号之用。图3-6  12进制计数器电路5、译码驱动及显示单元计数器实现了对时间的

13、累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。6、校时电路校时电路时数字钟不可缺少的部分，每当数字钟显示与实际时间不符时，需要根据标准时间进行校时。简单有效的校时电路如图4所示。该电路针对分计时脉冲和时计时脉冲进行控制，达到校时的目的。控制后对应的分计时脉冲位CM，时计时脉冲位CH。或非门的输出和与门的输出接入一个或门来控制分计数器脉冲输入端。脉冲信号置1时，正常工作；置0时，实现对分的校对，每来一个上升沿，分计数器就向上加一进行校时。图4 校时电路7、整点报

14、时电路一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒。根据要求,电路应在整点前10秒钟内开始整点报时,即当时间在59分50秒到59分59秒期间时,报时电路报时控制信号。 当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后59min59s一声高声结束，整点时间到。高声接入1024Hz的高频信号，低声加入512Hz的低频信号给以控制。图5 报时电路四、软件介绍Max+plus II是Altera公司提供的第三代PLD开发系统。Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus II界面友好，使用便捷，在Max+plu

15、s II上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程。主要特点介绍如下 。1、开放的界面Max+plus II支持Cadence,Exemplarlogic,Mentor Graphics,Synplicty,Viewlogic和其他公司所提供的EDA工具接口。2、与结构无关Max+plus II系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。使用者无需精通器件内部的复杂结构，只需用自己熟悉的

16、设计输入工具，如原理图或硬件描述语言进行设计。Max+plus II将这些设计转换为目标结构所需求的格式，设计处理一般在数分钟内完成。3、完成集成化Max+plus II的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库Max+plus II提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）模块库。Max+plus II软件还允许设计人员添加自己认为有价值的宏功能模块，充分利用这些逻辑功能模块，可大大减少设计工作量。5、模块工具

17、化设计人员可以从各种设计输入、处理和校验选项中进行选择从而是使设计环境用户化。6硬件描述语言Max+plus II软件支持各种硬件描述语言(HDL)设计输入选项，包括VHDL、VerilogHDL和Altera自己的硬件描述语言ADHL。五、原理图与仿真结果原理图如下：仿真结果如下：在秒计数器输入端cp加入时钟脉冲信号，进行仿真。六、调试过程七、元器件及功能介绍所用元器件：直流电源、或门、与门、非门、与非门、74LS160计数器74LS160 是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器,功能表如下：表1 74ls160功能表输入输出CRLDCTPCTTCPD0D1D2D3Q0Q1Q2Q3L×××××××××LLLHL××d0d1d2