流水线乘法器

1、 EDA课程设计报告 题目： 流 水 线 乘 法 器 的 输 入 设 计 班级：电科1303 学号： 1402130312 1402130309 姓名： 谷南南 吴佳立 2016 年 5月 目录l一 设计任务及目标31.1程序设计目标：31.2程序运行环境：3l二 程序工作原理32.1程序原理32.2 程序电路：4l三 课程总结63.1学习感悟：6l四 参考文献6 llllll 一 设计任务及目标1.1程序设计目标：流水线是让生产制造变得有条有序的一种生产模式和机器，大大的提高生产率，是现代化企业最常用的方式！那么生产中有些流水线就是以乘法为基本计算，所以我们的目标就是设计一个乘法流水线程序。

2、1.2程序运行环境：本次我们的程序都是在Quartus 软件为编译环境下进行的。l 二 程序工作原理2.1程序原理8位流水线乘法累加器的设计是以原理图为工程，以VHDL文本描述和宏功能模块混合输入实现的。library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_ARITH.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity Cfq isport(clk :in  std_logic;a :in  std_logic_VE

3、CTOR(7 downto 0);b :in  std_logic_VECTOR(7 downto 0);cout:out std_logic_VECTOR(15 downto 0);end Cfq;architecture Cfq of Cfq issignal a1,b1:std_logic_vector(3 downto 0);signal a2,b2:std_logic_vector(7 downto 4);

4、signal cout1:std_logic_vector(15 downto 0);signal cout2:std_logic_vector(15 downto 0);signal a1b1,a2b1,a1b2,a2b2:std_logic_vector(15 downto 0);beginprocess(a,b,clk)beginif clk'event and clk='1' thena1b1<="0000"

5、&(a(5 downto 0) *b(5 downto 0);a2b1<="00"&(a(7 downto 6)*b(5 downto 0)&"000000"a1b2<="00"&(a(5 downto 0)*b(7 downto 6)&"000000"a2b2<=(a(7 downto 6)*b(7 

6、;downto 6)&"000000000000"end if;end process;process(clk)beginif clk'event and clk='1' thencout1<=a1b1+a2b1;cout2<=a1b2+a2b2;end if;end process;process(clk)beginif clk'event and clk='1' thencout<=cout1+cout2;end if;end process;end Cfq;2.2 程序电路： 2.3 波形仿真：工程仿真波形如下：3.1学习感悟：通过设计过程，我们能够体会到Quartus