Cadence推出面向PCB的约束驱动的高密度互连设计流程

1、    Cadence推出面向PCB的约束驱动的高密度互连设计流程    丰富多样的新功能减轻当今PCB设计师面临的挑战    Cadence设计系统公司 时间:2008年08月19日     字 体: 大 中 小        关键词:<"cblue" " target='_blank'>设计流程&

2、lt;"cblue" " target='_blank'>高密度<"cblue" " target='_blank'>过孔<"cblue" " target='_blank'>设计周期<"cblue" " target='_blank'>易用性           

3、; ? 全球电子设计创新领导厂商Cadence设计系统公司(纳斯达克: CDNS)，今天公布了对CadenceR AllegroR 以及OrCADR 系列产品的一次全方位的改良，目标是通过新特点和新功能来提高性能与效率。作为Cadence SPB 16.2产品发布的一部分，这种新技术有助于为PCB设计提供更短、更具可预测性的<"cblue" " title="设计周期">设计周期。对于使用<"cblue" " title="高密度">高密度互连（HDI）的设计师

4、来说，该技术实现了重大改进，它对于高端消费电子市场的客户价值尤其明显，同时也适合计算技术、网络技术等领域，这些领域的用户一直在寻找一种约束驱动的的HDI<"cblue" " title="设计流程">设计流程。?在Allegro PCB 中为HDI设计引入的新技术包含了新的目标、大量面向微<"cblue" " title="过孔">过孔的全新规则以及改良的过孔转换使用模型，并且对整个PCB设计流程进行了改动，实现全面的约束驱动HDI设计流程。 为了提高协同设计效率，设计分

5、割也经过了改良，加入了新功能，可以将设计进行横向分割，并添加了软边界，让用户更高效地并行工作，进一步缩短了设计周期。?“NVIDIA设计需要一个能够提供强大约束驱动的PCB设计流程的PCB设计解决方案，”NVIDIA系统设计部高级经理Greg Bodi说，“拥有约束驱动流程驱动的HDI功能对我们而言，是非常必要的，这样才能满足我们迅速上市的目标。通过Allegro PCB 16.2版本对HDI设计的大幅强化，我们预计，在设计中可以将PCB布局设计周期时间最多缩短了25%。”?使用Allegro PCB SI，用户可以迅速而精确地模拟和确认BER匹配性，使用全新的高级眼图掩模功能、新的全波电磁场

6、仿真器，客户可以缩短他们的上市时间，并为存在高频信号的设计降低开发成本，例如PCI Express 2.0、SATA II、SAS II等。此外，Allegro PCB SI还为可互操作性、多供应商的IBIS 5.0 AMI兼容型模型提供了仿真支持。?“BGA引脚间距的不断缩小，迫使很多市场领域的客户在他们的设计中使用高密度互连，”Cadence产品营销部主管Steve Kamin说，“Cadence在约束驱动的PCB设计流程方面已经有多年的丰富经验，但客户还需要HDI功能。通过SPB 16.2版本的重大改良，如今Cadence可以同时提供了两种功能，我们的一些客户已经看到了我们约束驱动的HD

7、I设计流程的好处。这些改进，再加上其它的众多优势，使其成为对PCB设计师而言非常重要的版本。”?通过这个新版本中引入的Group Editing 和Snap功能，用户能够快捷、准确地实现RF电路的复用、修改和定位。使用新增加的布局驱动RF PCB设计能力，用户可以不再需要为添加到布局中的RF电路元件手动更新原理图。结合经改良的双向集成与Agilent的ADS环境，Allegro PCB RF让用户可以缩短创建混合信号数字-模拟-RF设计的时间。?SPB 16.0版本在改良Allegro和OrCAD PCB编辑器的<"cblue" " title="

8、易用性">易用性方面，进行了大量的投入。此次更新版本继续强调改进Allegro系列所有产品的易用性，无论是前端的设计创建工具，还是后端的PCB布局工具。?OrCAD Capture提高了生产力和可用性，包含了一种更新的图形用户界面，改良了搜索功能，并且有设计内FPGAs的新功能。全新的FPGA设计内功能包括有创建分割符号、为领先的FPGA供应商工具导入和导出FPGA引脚分配、以及改进易用性让FPGAs支持ECO工艺。?最后，工程师可以为设计中重要的高速网络指定和嵌入物理与定距约束，提高一次性成功的可能性，同时避免了过去依靠口头、电子邮件与电子数据表的易于出错的交流方式。这样可以帮