CPLD原理-李荣

1、 南 京 理 工 大 学毕业设计说明书(论文)作 者:李荣学 号：0901170129学院(系):机械工程学院专 业:测控技术与仪器题 目:CPLD概述牛国柱指导者： (姓 名) (专业技术职务)评阅者： (姓 名) (专业技术职务) 2012 年 3 月101、 CPLD原理CPLD (Complex Programmable Logic Device)直译的话称为复杂可编程逻辑芯片。它也属于大规模集成电路LSI (Large Scale Integrated Circuit)里的专用集成电路ASIC (Application Specific Integrated Circuit)。适合控

2、制密集型数字型数字系统设计，其时延控制方便。复杂的可编程逻辑器件CPLD规模大，结构复杂，属于大规模集成电路范围。CPLD有五个主要部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制块。 1逻辑阵列块（LAB） 一个逻辑阵列块由16个宏单元的阵列组成，多个LAB通过可编程阵列(PIA)和全局总线连接在一起。如图5.1全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于每个LAB有下列输入信号。来自作为通用逻辑输入的PIA的36个信号全局控制信号，用于寄存器辅助功能从I/O引脚到寄存器的直接输入通道2宏单元MAX7000系列中的宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵

3、和可编程寄存器。各部分可以被独自配置为时序逻辑和组合逻辑工作方式。其中逻辑阵列实现组合逻辑，可以为每个宏单元提供5个乘积项。乘积项选择矩阵分配这些乘积项作为到“或门”和“异或门”的主要逻辑输入，以实现组合逻辑函数，或者把这些乘积项作为宏单元中寄存器的辅助输入：如清零、置位、时钟和时钟使能控制。每个宏单元中的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或RS触发器的工作方式。触发器的时钟、清零输入可以通过编程选择使用专用的全局清零和全局时钟，或使用内部逻辑（乘积项逻辑阵列）产生的时钟和清零。触发器也支持异步清零和异步置位功能，乘积项选择矩阵分配乘积项来控制这些操作。如果不需要触发器，也

4、可以将此触发器旁路，信号直接输给PIA或输出到I/O引脚，以实现组合逻辑工作方式。 3扩展乘积项每个宏单元的一个乘积项可以反相回送到逻辑阵列。这个“可共享”的乘积项能够连到同一个LAB中的任何其它乘积项上。尽管大多数逻辑函数能够用每个宏单元中的5个乘积项实现，但在某些复杂的逻辑函数中需要附加乘积项。为提供所需的逻辑资源，可以利用另一个宏单元，MAX70000结构也允许利用共享和并联扩展乘积项，这两种扩展项可作为附加的乘积项直接送到本LAB的任意宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源实现尽可能快的工作速度。1)共享扩展项每个LAB有多达16个共享扩展项。共享扩展项就是由

5、每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列，便于集中使用。每个共享扩展项可被LAB内任何（或全部）宏单元使用和共享，以实现复杂的逻辑函数。图5.3给出了共享扩展项是如何馈送到多个宏单元的。2)并联扩展项 并联扩展项是一些宏观单元中没有使用的乘积项，并且这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由LAB中邻近宏单元提供的。每个LAB有两组宏单元，每组含有8个宏单元（例如，一组为18，另一组为916）。在LAB中形成2个出借或借用并联扩展项的链。一

6、个宏单元可以从较小编号的宏单元中借用并联扩展项。例如，宏单元8能够从宏单元7，或从宏单元7和6，或从宏单元7、6和5中借用并联扩展项。在有8个宏单元的每个组中，最小编号的宏单元仅能出借并联扩展项；而最大编号的宏单元仅能借用并联扩展项。如图5.4给出了并联扩展项是如何从邻近的宏单元中借用的。宏单元中不用的乘积项可分配给邻近的宏单元。4可编程连线阵列PIA通过可编程连线阵列可将各LAB相互连接构成所需的逻辑。这个全局总线是可编程的通道，它能把器件中任何信号源连到其目的地。所有MAX7000系列器件的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到整个器件内的各个地方。只有每个

7、LAB所需的信号才真正给它布置从PIA到该LAB的连线，如图5.5是PIA信号布线到LAB的方式。5I/O控制块 I/O控制块允许每个I/O引脚单独地配置成输入/输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它能由全局输出使能信号中的一个控制，或者把使能端直接连接到地（GND）或电源（VCC）上。MAX7000系列器件的I/O控制框图如图5.6所示。MAX7000器件有6个全局输出使能信号，它们可以由以下信号驱动：两个输出使能信号、一个I/O引脚的集合、一个I/O宏单元的集合，或者是它“反相”后的信号。 当三态缓冲器的控制端接地（GND）时，其输出为高阻态，而且I/O引脚可作为专用输入

8、引脚。当三态缓冲器的控制端接电源（VCC）时，输出使能有效。 MAX7000结构提供了双I/O反馈，且宏单元和引脚的反馈是相互独立的。当I/O引脚配置成输入时，有关的宏单元可以用于隐含逻辑。 CPLD即复杂可编程逻辑器件。早期CPLD是从GAL的结构发展而来，但针对GAL的缺点进行了改进，如XilinX的XC9500系列器件、Lattice的ispLSI1032器件、Altera的MAX7000S系列器件等。 随着复杂可编程逻辑器件密度的提高，数字器件设计人员在进行大型设计时，既灵活又容易，而且产品可以很快进入市场。许多设计人员已经感受到CPLD容易使用、时序可预测和速度高等优点，然而，在过去

9、由于受到CPLD密度的限制，他们只好转向FPGA和ASIC。 。CPLD结构在一个逻辑路径上采用1至16个乘积项，因而大型复杂设计的运行速度可以预测。因此，设计的运行可以预测，也很可靠，而且修改设计也很容易。CPLD在本质上很灵活、时序简单、路由性能极好，用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比，CPLD的I/O更多，尺寸更小。如今，通信系统使用很多标准，必须根据客户的需要配置设备以支持不同的标准。CPLD可让设备做出相应的调整以支持多种协议，并随著标准和协议的演变而改变功能。这为系统设计人员带来很大的方便，因为在标准尚未完全成熟之前他们就可以着手进行硬件设计，然后再修改代码

10、以满足最终标准的要求。CPLD的速度和延迟特性比纯软件方案更好，其成本低于ASIC，更灵活，产品也可以更快入市。2、 CPLD应用几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。20世纪70年代，最早的可编程逻辑器件-PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中

11、期，推出了复杂可编程逻辑器件CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。三 CPLD优点n CPLD设计建模成本低，可在设计过程的任一阶段添加设计或改变引脚输出，可以很快上市。CPLD是属于粗粒结构的可编程逻辑器件。n CPLD具有丰富的逻辑资源，即逻辑门与寄存器的比例高和高度灵活的路由资源。n CPLD以群阵列（array of clusters）的形式排列，由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来，并且把CPLD内部的逻辑群连接起来。 n CPLD的另一个好处是其软件编译快，因为其易于路由的结构使得设计任务更加容易执行。

12、 n CPLD有多种密度和封装类型，包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD，无须外部引导单元，从而可降低设计复杂性并节省板空间 .n CPLD和固定逻辑器件相比有自己的优点。固定逻辑设计更适合大批量应用，因为它们可更为经济地大批量生产。对有些需要极高性能的应用，固定逻辑也可能是最佳的选择。然而，可编程逻辑器件提供了一些优于固定逻辑器件的重要优点，包括：CPLD在设计过程中为客户提供了更大的灵活性，.n CPLD不需要客户支付高昂的NRE成本和购买昂贵的掩膜组，CPLD供应商在设计其可编程器件时已经支付了这些成本，并且可通过PLD产品线延续多年的生命期来分摊

13、这些成本。 n CPLD允许客户在需要时仅订购所需要的数量，从而使客户可控制库存。采用固定逻辑器件的客户经常会面临需要废弃的过量库存，而当对其产品的需求高涨时，他们又可能为器件供货不足所苦，并且不得不面对生产延迟的现实。 n CPLD甚至在设备付运到客户那儿以后还可以重新编程。事实上，由于有了可编程逻辑器件，一些设备制造商现在正在尝试为已经安装在现场的产品增加新功能或者进行升级。要实现这一点，只需要通过因特网将新的编程文件上载到PLD就可以在系统中创建出新的硬件逻辑。 四CPLD发展的历史 CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC

14、结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点 20世纪70年代，最早的可编程逻辑器件-PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件-CPLD。目前应用已深入

15、网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。五、CPLD的现状CPLD相对于FPGA而言，应用较少。但CPLD提供了良好的可预测性，因而对于关键的应用控制非常理想。早在1998年，

16、Altera、Lattice、Xilinx相继推出各自的33 CPLD EPM7000AE系列、ispLSI2000VE系列、XC9500XL系列，摄大容量达到5I2个宏单元，最高速度可达到pin-to-pin延时4ns，系统速度200MHz。2000年5月30日，Altera公司正式将其已量产的高性能的EPMT000B系列推向市场，最小延时可达到pin-to-pin延时35ns，系统速度达285MHz，另外EPM7000B还可支持多种类型的I/O接口标准。Xilinx收购Philips的CPLD系列后，推出Coo1Runner CPLD第3代系列产品XPLA3，XPLA3系列产品结台了快速零

17、驱动技术和超低供电(小于l00A )、高性能(Tpd=5ns)，其待机功耗仅为同类产品的千分之一。六、CPLD趋势1、便携式设备需求的增长，使得FPGA向低压、低功耗发展。在采用深亚微米的半导体工艺后，器件在性能提高的同时，价格也在逐步降低。2、为增强市场竞争力，各大厂商都在积极推广其知识产权IP库。这些核心库都是预定义的、经过测试和验证的、优化的、可保证正确的功能。设计人员可以利用这些现成的IP库资源，高效准确的完成复杂片上的系统设计。3、SOPC时代将会到来。系统级可编程SOPC技术进步之处在于它既有嵌入的处理器、I/O支持电路，也有PLD。嵌入的处理器可以是软核，也可以是硬核。 4、AS

18、CI和PLD出现相互融合。正是由于标准逻辑ASIC芯片和PLD/FPGA各自的特点，使FPGA和ASIC走到一起，互相融合，取长补短。Altera公司生产的HardCopyII系列。在大批量生产时，采用HardCopy II结构化ASIC替换StartixII FPGA可以降低生产成本。5、可编程逻辑器件嵌入标准单元。朗讯微电子公司推出的ORCA3+产品家族，它将FPGA和ASIC结合在一起。它让设计人员将双方的优点结合在一起，去掉FPGA的一些功能，减少成本和开发时间，并增加灵活性。 6、 ASIC嵌入可编程逻辑单元Actel与ASIC制造商结盟，为SoC设计提供嵌入式FPGA IP。该结盟目前已经推出第一套支持其嵌入FPGA策略的产品系列VariCore。七、CPLD世界顶级公司及其产品Altera 公司世界最大的可编程逻辑器件供应商之一。主要PLD产品有：MAX3000/7000/9000、FELX 6K/8K/10K、 ACEX1K、APEX20K、Cyclone、Stratics等系列。其中Cyclone、Stratics系列器件是SOPC器件。开发工具MaxplusII/QuartusII是一种相当成功的CPLD开发平台。在我国高校中使用面很大。对A