用FPGA实现的流水灯VHDL代码

1、设计目的：在8盏LED灯每隔一秒钟顺序循环提供高电平使LED亮，复位键使LED全部置低电平使LED灭，重新进行流水灯。 RST CLK è LED(0)è LED(1)è LED(2)è LED(3)è LED(4)è LED(5)è LED(6)è LED(7)设计分析：端口： 输入端口：clk , rst 输出端口：LED0LED7功能： 8盏LED灯实现流水灯中间变量： signal cnt: STD_LOGIC_VECTOR(25 downto 0); signal LED: STD_LOGIC_VECTO

2、R(7 downto 0);variable step: integer range 0 to 8; 其中cnt实现记数功能，对时钟进行分频。 Step实现让具体哪一盏灯亮。使用引脚： 复位rst(Y18)、时钟clk(D11)、LED灯(N19、 N15、 R20、R18、U20、T18、U18、W20);具体设计：1、 打开设计软件Xilinx ISE 11，新建工程2、 新建VHDL Module设置代码，对时钟进行分频：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_L

3、OGIC_UNSIGNED.ALL;entity LED_FLASH_VHD is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; LED_RUN : out STD_LOGIC_VECTOR (7 downto 0);end LED_FLASH_VHD;architecture Behavioral of LED_FLASH_VHD issignal cnt: STD_LOGIC_VECTOR(25 downto 0);signal LED: STD_LOGIC_VECTOR(7 downto 0);beginprocess(clk,rst)va

4、riable step: integer range 0 to 8;beginif(rst='0')thenLED<="00000000"step:=0;cnt<=(others=>'0');elsif(clk'event and clk='1')thencase step iswhen 0=>LED<=(others=>'0');when 1=>LED<=(0=>'1',others=>'0');when 2=

5、>LED<=(1=>'1',others=>'0');when 3=>LED<=(2=>'1',others=>'0');when 4=>LED<=(3=>'1',others=>'0');when 5=>LED<=(4=>'1',others=>'0');when 6=>LED<=(5=>'1',others=>'0'

6、;);when 7=>LED<=(6=>'1',others=>'0');when 8=>LED<=(7=>'1',others=>'0');end case;step:=step+1;if(step>=9)thenstep:=0;end if;cnt <=(others=>'0'); elsecnt<=cnt+1;end if;end if;end process;LED_RUN<=LED;end Behavioral;3、 对管脚进行

7、约束。添加new source选择Implementation Constraints File单击Implementation下的ucf文件，在process双击Edit Constraints编写约束代码。Net "rst" LOC=Y18;Net "clk" LOC=D11;Net "LED_RUN<0>" LOC=N19;Net "LED_RUN<1>" LOC=N15;Net "LED_RUN<2>" LOC=R20;Net "LED_RUN<3>" LOC=R18;Net "LED_RUN<4>" LOC=U20;Net "LED_RUN<5>" LOC=T18;Net "LED_RUN<6>" LOC=U18;Net "LED_RUN<7>" LOC=W20; 4、返回vhd文件,Pro