包含一个组合电路

1、Sequential circuits包含一個組合電路，和一個儲存單元並且產生一個回饋電路狀態：具有狀態的觀念，目前的狀態稱為current state下一個狀態和目前的輸入和上一個儲存單元中所儲存的狀態有關。同步時脈序向電路 和離散的時間有關，此時刻為t的話，下一時刻即為t+1由一個clock pulses來控制其同步性。或者稱為clock generator可記憶單元Latch(閂鎖) 直到輸入信號送出來指示要切換狀態為止，該儲存元件可以無限期地維持原先的狀態 SR latches D latchesFlip-Flop(正反器) 邊緣觸發型的記憶單元 Master slave flip-f

2、lop Edge-triggered flip-flopRAM and ROMA mass memory element閂鎖最基本的flip-flop正反器元件所有的flip-flop均由閂鎖所構成可以用來儲存二進位資訊並且處理非同步邏輯 在同步電路中並不實用 在同步電路中盡量避免使用閂鎖 閂鎖器SR閂鎖：由一對NOR閘所構成之 SR閂鎖器，兩個互補輸出分為兩種狀態 S=1, R=0set state (Q會變成1) S=0, R=1reset state (Q會變成0) S=0, R=0保持目前的值NAND組成之閂鎖由NAND閘所構成之SR閂鎖器 Pulsed(or clocked, gat

3、ed) flip-flop(latch)RS 正反器，因R及S輸入後，立刻輸出Q，所以稱為通透的(transparent)。閘控正反器( gated flip-flop)另用在RS正反器輸入端加上邏輯閘，以達成控制正反器之目的。 計時RS正反器(clocked RS flip-flop) 計時D型正反器(clocked D-type flip-flop)Gated flip-flop計時RS正反器(clocked flip-flop)在基本RS正反器輸入端加上兩個AND閘，以控制其禁能或致能。當ENABLE=H 輸出跟著變化 ENABLE=L 輸出維持上次結果tn是發生在加入EN輸入的NT前，

4、tn+1發生在NT後。具有控制輸入之SR閂鎖器 SR with control unit加一控制輸入和兩個NAND來控制電路是否接受S或R的改變C=0：S和R都被disable，不管S和R為多少，電路都不會改變。C=1：S和R可以依照原先的SR閂鎖規則動作D型閂鎖器型閂鎖器(D Latch) 改變自SR latch僅有兩個輸入，分別為D (data)和C (control) 用D來控制要輸出什麼東西 減少中間的state，例如SR中的(1, 0)(0, 0)或者(0, 1)(0, 0) D=1Q=1S=1, R=0閘控正反器應用於資料儲存4個D型閂鎖由同步的計時脈波驅動，當計時脈波為高準位時，

5、輸入資料就被載入到正反器而輸出；當計時脈波為低準位時，輸出保持原資料。閂鎖器之符號圖 正反器一裝置或電路若有兩個穩定狀態稱為雙穩態(bistable)。雙穩態電路構成的正反器(flip-flop)有兩個穩定狀態，輸出0V或+5V。其狀態會維持到輸入改變才可能有變化，因此有記憶功能。任何雙穩態裝置均可儲存一位元的資料。正反器常稱為閂鎖(latch)。正反器閂鎖器和正反器之時脈響應 邊緣觸發RS正反器正緣觸發RS正反器將計時脈波加至正脈波形成電路，以產生的PT控制正反器的通透性。也就是說，此正反器僅在PT期間才通透，其他時間則否。R或S僅需在PT這段短時間內保持穩定。負緣觸發RS正反器正反器僅在N

6、T期間才通透，其他時間則否。邊緣觸發RS正反器R或S僅需在NT這段短時間內保持穩定。邊緣觸發D型正反器邊緣觸發D型正反器(edge-triggered d flip-flop)此種D型正反器僅在計時脈波的某依特定時間點（如PT點）對資料位元取樣。當C為低準位，Q保持（閂鎖）前一狀態值。當C的正緣(PT)發生時，資料位元即被載入。邊緣觸發邊緣觸發D型正反器型正反器D型主僕正反器Master正緣觸發Slave負緣觸發D型正緣觸發正反器 D型邊緣觸發正反器之符號圖 邊緣觸發JK正反器正緣觸發JK正反器RS正反器在R=S=1時會使輸出有不允許的狀態，使Q無法預測。JK正反器可解決此種現象。 JK正反器

7、 圖5-12(a)之D輸入端之電路方程式為T型正反器 :屬互補式之正反器圖5-13(b)T型正反器之D輸入端表示式為QTQTQTD特性表表5-1 正反器的特性表JK正反器 J k Q(t+1) 0 0 Q(t) 狀態未改變 0 1 0 重置為0 1 0 1 設置為1 1 1Q(t) 補數輸出 正反器之特性表 D型正反器 D Q(t+1) 0 1 0 重置為0 1 設置為1 T型正反器 TQ(t+1) 0 1Q(t) 狀態未改變Q(t) 補數輸出 特性方程式D型正反器之特性方程式為JK正反器之特性方程式為T型正反器之特性方程式為DtQ ) 1(QKQJtQ ) 1(QTQTQTtQ ) 1(圖圖

8、5-15是由兩個是由兩個D型正反器及邏輯閘所構成之時控型正反器及邏輯閘所構成之時控序向電路序向電路5-4時控序向電路分析狀態方程式:圖5-15電路之狀態方程式為或表示為)()()()()()() 1()()()()() 1(txtBtAtytxtAtBtxtBtxtAtAxBAyxAtBBxAxtA)() 1() 1(狀態表圖5-15的狀態表目前狀態目前狀態輸入輸入次一狀態次一狀態輸出輸出 A B x A B y 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0

9、 1 0另一種形式的狀態表表5-3 狀態表的第二種形式目前狀態目前狀態次一狀態次一狀態 x=0 x=1輸出輸出x=0 x=1ABABAByy00011011000000000111101001110000狀態圖表5-3的結果可用狀態圖表示 如圖5-16圖5-17 具有D型正反器的序向電路DtQ ) 1(D型正反器的分析圖5-17之輸入及輸出方程式為因為對D型正反器而言, 其次一狀態與輸入D相同yxAtAyxADA) 1(DtQ ) 1(JK正反器的分析 一個使用JK或T正反器的序向電路，其次態值可由下列程序獲得：1、用現態和輸入變數的觀點決定正反器 的輸入方程式。2、列出每一個輸入方程式的二元

10、值。3、使用相對應的正反器特性表決定狀態 表中的次態值。圖5-18具JK正反器之序向電路QKQJtQ ) 1(圖5-18之輸入及狀態方程式如圖如圖5-18所示。電路的所示。電路的輸入方程式為輸入方程式為正反器的特性程式可藉正反器的特性程式可藉由將由將A ，B B取代取代Q Q的名的名稱而得稱而得將將J JA A , K, KA A代入則代入則A A的狀的狀態方程式為態方程式為: : xAxAxAKxJxBKBJBBAABKBJtBAKAJtA) 1() 1(xBAABxxBBxABxtBAxBABAAxBABtA )() 1()() 1(表5-4圖5-18電路之狀態表表5-4目前狀態輸入次一狀態正反器輸入A BxA B JA KA JB KB0 00 00 10 11 01 01 11 1010101010 10 01 11 01 11 00 01 1 0 0 1 0 0 0 0 1 1 1 1 0 1 0 0 1 0 0 1 1 0 0 0 0 1 1 1 1 1 0 0 0圖圖5-18電路之狀態圖電路之狀態圖圖5-20 由T型正反器構成之序向電路T型正反器分析T型正反器之特性方程式為圖5-20之輸入及輸出方程式為而