chp3-1_SRAM与DRAM1

1、1第三章第三章 内部存储器内部存储器3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器返回23.1存储器概述存储器概述一、分类l按存储介质分类l磁芯存储器l半导体存储器l磁表面存储器l光存储器33.1存储器概述存储器概述一、分类l按存取方式分类l随机存取存储器（RAM） l顺序存取存储器（SAM）l半顺序存取存储器（直接存取存储器DAM）l按读写功能分类lRAM：双极型/MOSlROM：MROM/PROM/EPROM/EEPROM43.1存储器概述存储器概述一、分类l按信息的可保存性分类l易失性存储器l非易失性存储器l按存

2、储器系统中的作用分类l辅存（外存）l主存（内存）l缓存（高速缓冲存储器）l控制存储器CPUCPUCacheCache主存主存外存外存53.1存储器概述存储器概述二、存储器分级结构1、目前存储器的特点是：速度快的存储器价格贵，容量小；价格低的存储器速度慢，容量大。 在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。63.1.2 存储器分级结构存储器分级结构2、分级结构l高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。l主存储器简称主存，是计

3、算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。l外存储器简称外存，它是大容量辅助存储器。73.1.2 存储器分级结构存储器分级结构l分层存储器系统之间的连接关系83.1.3主存储器的技术指标主存储器的技术指标一、内存的编址单元l字节存储单元：存放一个字节的单元，相应的地址称为字节地址。l字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。l编址单元相同，主存容量越大，地址码越长；主存容量相同，编址单位越小，地址码越长l内存64MB，按字节编址或字编址，求地址范围？93.1.3主存储器的技术指标主存储器的技术指标二、主要性能指标l存储容量：指一个存储器中可以容纳的存储单

4、元总数。存储容量越大，能存储的信息就越多。l存取时间（存储器访问时间）：指一次读/写操作命令发出到该操作完成。l存储周期：指连续启动两次读/写操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns。l存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。103.2 半导体存储器半导体存储器半导体存储器半导体读写存储器RAM半导体只读存储器ROM掩膜只读存储器PROMEPROMEEPROM双极型MOS型(内存)TTL型ECL型I L型静态SRAM动态DRAM113.2 SRAM存储器存储器l主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两

5、类：l静态读写存储器(SRAM)：存取速度快l动态读写存储器(DRAM)：存储容量大123.2 SRAM存储器存储器一、SRAM存储元的记忆原理VccT3T1T4T2T5T6行线行线WWT1、T3：MOS反相器触发器T2、T4：MOS反相器T5、T6：控制门管Z：字线，选择存储单元W 、W：位线，完成读/写操作 定义存 “0”：T1导通，T2截止；存 “1”：T1截止，T2导通133.2 SRAM存储器存储器一、SRAM存储元的记忆原理VccT3T1T4T2T5T6行线行线WWT5、T6导通，选中该单元Z：加高电平，写入：W高、W低电平，写0；反之，写1读出：根据W、W上有无电流，读1/0T5

6、、T6截止，位线与双稳态电路分离，保持原有状态不变Z：加低电平，非破坏性读出工作：工作：保持：保持：写入写入0 0保持保持读出读出143.2 SRAM存储器存储器一、基本的静态存储元阵列1、存储位元2、三组信号线l地址线l数据线l行线l列线l控制线153.2 SRAM存储器存储器二、基本的SRAM逻辑结构lSRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分如图所示。163.2 SRAM存储器存储器l存储体（2561288）l通常把各个字的同一个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。l地址

7、译码器l采用双译码的方式（减少选择线的数目）。lA0A7为行地址译码线lA8A14为列地址译码线173.2 SRAM存储器存储器l读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。183.2 SRAM存储器存储器三、存储器的读写周期l读周期l读出时间Taql读周期读周期时间Trcl写周期l写周期写周期时间Twcl写时间T

8、wdl存取周期l读周期时间Trc=写周期时间Twc19例例1P70：图：图3.5(a)是是SRA的写入时序图。其中的写入时序图。其中R/W是是读读/写命令控制线，当写命令控制线，当R/W线为低电平时，存储器按线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。写入时序中的错误，并画出正确的写入时序图。解：点击上图203.3 DRAM存储器存储器一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电

9、容器组成的记忆电路。 213.3 DRAM存储器存储器一、DRAM存储位元的记忆原理C：记忆单元T：控制门管Z：字线W ：位线 定义存 “0”：C无电荷；存 “1”：C有电荷CWZT 组成3.3 DRAM存储器存储器一、DRAM存储位元的记忆原理CWZTZ：加低电平，T截止，该单元未选中，保持原状态1、需动态刷新写入： Z加高电平，T导通，在W上高/低电平，写1/0读出：W先预充电，断开充电回路； Z加高电平，T导通；根据W线电位的变化，读1/0 工作 保持写写1写写0保持保持2、破坏性读出，需重写读出读出22233.3 DRAM存储器存储器1、MOS管做为开关使用，而所存储的信息1或0则是由

10、电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。 3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行

11、选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT,即DOUT=1。5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。 243.3 DRAM存储器存储器二、DRAM芯片的逻辑结构253.3 DRAM存储器存储器二、DRAM芯片的逻辑结构下面我们通过一个例子来看一下动态存储器的逻辑结构如图。l图3.

12、7(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。l图3.7(b)是该芯片的逻辑结构图。与与SRAM不同的是不同的是：（1）增加了行地址锁存器和列地址锁存器增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M4位。（2）增加了刷新计

13、数器和相应的控制电路增加了刷新计数器和相应的控制电路。DRAM读出后必须重写，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。263.3 DRAM存储器存储器三、读/写周期l读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。273.3 DRAM存储器存储器283.3 DRAM存储器存储器四、 刷新周期 l刷新：l刷新周期：两次刷新之间相隔时间（刷新所有行）

14、l刷新方法：各芯片同时，片内按行l刷新方式：l集中刷新方式l分散刷新方式l异步刷新方式死区R/W刷新R/W刷新2ms50nsR/W刷新R/W刷新100nsR/W刷新R/W刷新R/WR/WR/W15.6微秒15.6 微秒15.6 微秒刷新请求 （DMA请求）刷新请求29SRAM与与DRAM比较比较SRAMDRAM结构结构复杂简单体积体积大小速度速度快慢价格价格高低应用应用Cache内存303.3 DRAM存储器存储器五、存储器容量的扩充 l关心的问题l芯片的选用l地址分配与片选逻辑l信号线的连接313.3 DRAM存储器存储器五、存储器容量的扩充 1、位扩展l给定的芯片位数较短ld=设计要求的存

15、储器容量/选择芯片存储器容量l三组信号线中，地址线和控制线公用，而数据线单独分开连接 例例 利用利用1K1K4 4位的位的SRAMSRAM芯片，设计一个存储容量为芯片，设计一个存储容量为1K1K8 8位的位的SRAMSRAM存储器。存储器。 解：所需芯片数量=(1K8)/(1K4)=2片323.3 DRAM存储器存储器五、存储器容量的扩充 例例2 2 利用利用1K1K4 4位的位的SRAMSRAM芯片，设计一个存储容量为芯片，设计一个存储容量为1K1K8 8位的位的SRAMSRAM存储器。（位扩展）存储器。（位扩展） 解：所需芯片数量=(1K8)/(1K4)=2片333.3 DRAM存储器存储

16、器2、字扩展 l给定的芯片单元数较小（字数少）ld=设计要求的存储器容量/选择芯片存储器容量l三组信号组中地址总线的低位段和数据总线公用，控制总线中R/W公用，由地址总线的高位段译码来决定片选信号。 例例 用用16K16K8 8位的位的DRAMDRAM芯片设计芯片设计64K64K8 8位的位的DRAMDRAM存储器存储器解：所需芯片数d=（64K8）/（16K8）=4(片)343.3 DRAM存储器存储器 例例 利用利用16K16K8 8位的位的DRAMDRAM芯片，设计芯片，设计64K64K8 8位的位的DRAMDRAM存存储器（字扩展）储器（字扩展）解：所需芯片数d=（64K8）/（16K

17、8）=4(片)A0 A13A14 A150 035l主存储器的逻辑设计l例题: 某半导体存储器，总容量4KB。其中固化区2KB，选用EPROM芯片2716(2Kx8/片)；工作区2KB，选用SRAM芯片2114 (1Kx4/片)。地址总线A15A0(低)，双向数据总线D7D0（1）计算芯片数ROM区： 2Kx8 1片2716 RAM区： 位扩展2片1Kx4 1Kx8 2组1Kx8 2KB 4片2114 字扩展（2）地址分配与片选逻辑存储器 寻址逻辑芯片内的寻址芯片外的地址分配与片选逻辑3.3 DRAM存储器存储器36l主存储器的逻辑设计只读芯片在地址低端,可读写芯片在地址高端大容量芯片在地址低

18、端,小容量芯片在地址高端存储空间分配：A15A14A13A12A11A10A9A00 0 0 0 1 0 1 1 1 0 0 04KB需12位地址寻址：ROMA11A02KB1Kx4RAM1Kx41Kx41Kx4 0 1 1 1 1 1 1 1 1 1 0 0芯片容量芯片地址片选信号片选逻辑2KBA10A0CS0A111KBA9A0CS1A11A101KBA9A0CS1A11A103.3 DRAM存储器存储器37l主存储器的逻辑设计（3）连接方式3.3 DRAM存储器存储器38例题：现有如下存储芯片：2K4的ROM 、8K4的ROM 、4K4的RAM。若用它们组成容量为16KB的存储器，前4K

19、B为ROM，后12KB为RAM，CPU的地址总线为16位。（1）各种存储芯片分别用多少片？（2）各个芯片的地址如何分配？（3）正确选择译码器及门电路，并画出相应的逻辑结构图。3.3 DRAM存储器存储器39例题：某半导体存储器容量15KB，其中固化区8KB，可选EPROM芯片为4K8；可随机读写区7KB，可选SRAM芯片有：4K4、 2K4、 1K4的ROM。地址总线A15A0，双向数据总线D7D0，R/W控制读写，MREQ为低电平时允许存储器工作信号。设计并画出该存储器逻辑图，著名地址分配、片选逻辑等。3.3 DRAM存储器存储器403.3 DRAM存储器存储器3、存储器模块条 l存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。l内存条有30脚、72脚、100脚、144脚、168脚等多种形式。l30脚内存条设计成8位数据线，存储容量从256KB32MB。l72脚内存条设计成32位数据总线l100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。 413.3 DRAM存储器存储器六、高级的DRAM结构 lFPM DRAM：快速页模式