可切换式TAM结构的SoC测试调度

1、可切换式TAM结构的SoC测试调度谢元斌 李琳 潘伟涛陕西西安电子科技大学微电子学院，陕西西安 （710071）E-mail：ybxie_xdTel: 要：TAM的结构有多种，但在这些TAM结构中，被测IP核都是固定地连接在某些TAM总线上。本文提出一种基于总线的可切换式TAM结构，在这种结构中，某些IP核通过切换电路挂接在多组TAM上，可以使用多组TAM来完成对一个IP核的测试，减少空闲时间，缩短测试用时。本文采用0-1规划和一种启发性算法来完成在这种TAM结构下的SoC测试调度，对ITC2002基准电路的实验结果表明该方法得出的测试用时较小，优于其它一些测试调度方

2、法。关键词：片上系统，测试访问机制，测试调度，测试用时，0-1规划。1. 引 言SoC已成为集成电路技术发展的主流，它把多个来自不同厂商的IP核以及一些UDL集成到了同一块芯片上。这种方法极大地提高了集成电路的功能以及其开发速度，然而却给测试带来了极大的困难。图1 有大量空闲时间的SoC测试调度TAM（Test Access Mechanism）是用来传送测试激励和接收测试响应的传输机制1。TAM有多种体系结构，有Varma和Bhatia提出的基于总线的TAM结构2；Aerts和Marinissen提出的multiplexing结构，daisy-chain结构，distribution结构3；

3、Harrod提出的系统总线重用结构4；Marinissen提出的TestRail结构5。Wrapper是被测IP核和TAM之间的接口，TAM传送的测试激励通过Wrapper施加在IP核上，IP核产生的测试响应也通过Wrapper传输给TAM。除此之外，其他研究人员也提出了不少测试调度方法。然而这些测试调度方法中，被测IP核的wrapper都是固定连接在某一组TAM测试位宽上，从测试开始到测试结束，都是使用一组特定的TAM测试位宽来完成对一个IP核的测试，这就会导致在测试时，某些已完成测试任务的TAM位宽，在SoC测试结束前一直处于空闲状态，导致了测试资源浪费。如图1所示，有编号的矩形代表被测试

4、的IP核，矩形的高和长分别代表该IP核占用的TAM位宽数和测试用时。对整个SoC的测试在核7测试结束时结束。图中的阴影部分表示整个SoC测试过程中的空闲时间。本文提出一种可切换式测试方法，可以把还没测试的IP核切换到已空闲的TAM上测试，以减小空闲时间。2. 关键思想本文提出的测试调度算法分为两步，第一步是排序，第二步是选取合适的IP核采用切换方式进行测试。如图2所示，整个SoC有6个IP核需要测试，每一个IP核的测试情况用图2 切换式调度方法的算法思想（a）（b）（c）一个矩形表示，矩形的高表示该IP核占用的位宽数，矩形的长表示该核的测试用时，它和满足一函数关系，记为。第一步将这6个IP核排

5、序，在排序的过程中要对TAM分组，并把每个IP核安排在合适的TAM组测试，排序的结果要求：1），2），3）使的值最小。第二步选取合适的IP核进行切换，考虑相邻两组TAM，和，由于有和，则可选取上的某些IP核分成两段测试，一段仍使用测试，另一段使用的空闲时间测试。如图2中的（c）所示，C核和E核被分成了两段测试，这样减小了空闲时间，缩短了测试用时。在电路结构上，只要使用少量的二选一多路选择器则可实现IP核在不同的TAM之间切换。3. 测试调度3.1 排序本文将采用0-1规划的方法对被测IP核排序。Iyengar采用了整型规划的方法来解决固定TAM位宽下的测试调度问题6，他的目标仅仅是使测试用时最

6、小，而本文的目标不仅要使测试用时最小，还要满足前文提出的排序方式。其一些参数设计简洁合理，本文选用了部分参数，如下： ，TAM的总位宽数。 ，TAM分组的个数。 ，每组TAM的位宽数，并且按升序排列，即，同时满足。 ，SoC中被测试IP核的个数。 ，第个核的测试向量个数。 ，当第个核挂接在第组TAM位宽时；其它情况下。 ，第个核使用第组TAM位宽测试所需要的测试用时，单位是测试时钟周期数，。，的值是已知并确定的。假定和的值已确定，以为变量，建立0-1规划模型如下：求解这个0-1规划就能得到排序方式。对于值的确定，我们将直接指定一个值，如，则说明TAM将被分成3组，在排序的过程中该值恒定不变。对

7、于值的确定，我们采用枚举方法，不同的枚举组合用集合表示，。对于每一种组合都有一个总测试用时。的值取使最小的那一组值。图3是在时的排序过程，其中行1到行2是枚举所有满足条件的TAM的组合情况，行3到行4是求解0-1规划，行5是取最优值做为排序结果。3.2 切换需要用到的参数定义如下： ，当第个核直接挂接或通过切换电路挂接在第组TAM位宽时；其它情况下。 ，当第个核只接在一组TAM位宽上时；当第个核通过切换电路挂接在多组TAM位宽时。 ，第个核使用第组TAM位宽的测试用时，单位是测试时钟周期数，满足。考虑两组相邻的TAM位宽和，的位宽数是，的位宽数是，按照排序方法求解出来的结果必然满足和，相对于的

8、空闲时间是。为了填补这些空闲时间，挑选上的一些核，把它们分成两段测试，一段仍用测试，另一段用测试。图3 B=3时的排序图4 可切换IP核的选取图4是确定要分成多段测试的IP核的算法。第1行是一个循环，到第16行结束，每做一次循环的值减1。的值从开始，表明最先考虑第组TAM位宽和第组TAM位宽之间的空闲时间；第二次循环，即考虑第组TAM位宽和第组TAM位宽之间的空闲时间；直到最后一次循环，考虑第2组TAM位宽和第1组TAM位宽之间的空闲时间。第2、3行是计算和。第4行，取的整数部分，记C=，该整数即为可以同时测试上的核的最大个数。例如，那么C=2，于是可以最多同时测试上的两个核。第5行到第13行

9、是一个循环，要挑选出尽量多的核分成多段测试，每个核在上使用的空闲时间是。挑选出来的核要满足第8、9、10行的三个条件，对于第个核，原来的测试用时是，把它分成两段测试，一段仍用测试，另一段用测试，那么它在上的测试用时是，在上的测试用时是。是第个核在的测试时段， 要求第个核在时的测试和在时的测试不能同时进行。第14、15行，经过测试时段的重新分配后，的测试用时是=，并令=+。最后总测试用时。4. 实验结果和分析表1 d695电路在W=8，B=3时的值Corew1=2w2=3w3=310102001300140015001601170108110910110100表2 d695电路在W=8，B=3时

10、的值Corew1=2w2=3w3=310155020051463002507400111295006407060614937557021959081094132109128610321106012800Total839308392883928把上述方法应用在ITC2002 基标准电路上，表1和表2是d695电路在TAM的总位宽数为8且分成3组的情况下得到的结果。通过测试调度的优化，TAM测试总线分成、的3组TAM位宽，表1是的值，它反映了每个IP核和每组TAM位宽的连接情况，如、表明第6个核和第一组TAM位宽没有连接，而通过切换电路和第二组和第三组TAM位宽有连接。从表2中可以看出第6个、第8

11、个、第9个IP核挂接在多组TAM位宽上测试。表2是的值，它反映了每个IP核在每组TAM位宽上所需的测试用时，如、表示第6个核不需要在第一组TAM位宽上测试，在第二组TAM位宽上的测试需要61493个测试时钟周期，在第三组TAM位宽上的测试需要755个测试时钟周期。第一组、第二组、第三组TAM位宽消耗的总测试时钟时钟周期数分别是83930、83928、83928，每组TAM位宽的测试用时非常接近，最大限度地减小了一些TAM位宽的空闲时间。表3 p93791电路不同测试调度方法的比较方法测试用时（单位：测试时钟周期数）W=16W=24W=32W=40W=48W=56W=64ILP617750901

12、192980899807705164602613521806463707Binpack717918601200157900798719880607955521168459233CPLEX818184661164023919354707812645540517707453868ECTSP817558861164023919354707812585771517707453868ECTSP1818072001228766967274890768631115562376498763K-tuple92404341159882911797951060369717602625506491496本文方法177

13、17871188150888199714363597542516397452726使用本文方法在不同的TAM位宽且=3的情况下得出p93791电路的测试用时，以及其它一些方法得出的测试用时列在表3中。可看出本文的方法比其它方法所需的测试用时要少。5. 结论本文提出一种基于总线的可切换式TAM结构，在这种结构中某些被测IP核并不是固定地使用一组TAM位宽来完成所有的测试，它们可以通过切换电路使用不同的TAM位宽来完成测试，这样可以使某些空闲的TAM位宽得到充分利用，以减小总的测试用时。基于这种TAM结构本文提出一种测试调度的算法，先假定每一个IP核只使用一组TAM位宽测试，建立0-1规划并求解，

14、确定每一个IP核和TAM的连接方式；然后再挑选出一些被测IP核分成多段测试，使用不同的TAM位宽在不同的时间段对这些IP核进行测试。从实验结果来看，本文提出的方法所得出的测试用时较小，优于其它一些测试调度方法。参考文献1 Y.Zorian, E.J.Marinissen, and S.Dey, “Testing embedded-core based system chips” Proc.Int.Test Conf. (ITC), 1998, pp.539-548.2 P.Varma and S.Bhatia, “A structured test re-use methodology for

15、 core-based system chips” Proc.Int.Test Conf. (ITC), 1998, pp.294-302.3 J.Aerts and E.J.Marinissen, “Scan chain design for test time reduction in core-base ICs” Proc.Int.Test Conf. (ITC), 1998, pp.448-457.4 P.Harrod, “Testing Re-Usable IP: A Case Study” Proc.Int.Test Conf. (ITC), 1999, pp.493-498.5

16、E.J.Marinissen et al. , “A Structured and Scalable Mechanism for Test Access to Embedded Reusable Cores” in Proc.Int.Test Conf. (ITC), 1998, pp.284-293.6 V.Iyengar, K.Chakrabarty, and E.J.Marinissen, “Co-Optimization of Test Wrapper and Test Access Architecture for Embedded Cores” J.Electronic Testi

17、ng; Theory and Applications (JETTA), Apr.2002, pp.213-230.7 Y.Huang, W.T.Chen, C.C.Tsai, N.Mukherjee, O.Samman, Y.Zaidan, and S.M.Reddy, “Resource allocation and test scheduling for concurrent test of core-based SOC design,” Proc.Asian Test Symp.(ATS), 2001, pp.265-2708 S.Koranne, “A novel reconfigu

18、rable wrapper for testing embedded core-based and its associated scheduling,” J.Electron.Testing:Theory Appl.(JETTA), vol.18, pp.415-434, Aug.2002.9 S.Koranne and V.Iyengar, “On the use of k-tuples for SoC test schedule representation,” Proc.Int.Test Conf.(ICT), 2002, pp.519-528.致谢感谢惠瑞杰公司举办测试论文大赛，这将有利于推动IC测试技术的发展，并感谢该公司给参赛人员提供先进的测试技术和测试设备的培训，让参赛人员受益良多。同时感谢教育部科技发展中心和其主办的“中国科技论文在线”网站对本次论文大赛的大力支持并提供评审工作。最后感谢身边的老师、同学和朋友对本论文提供的帮助。SoC Test Scheduling With Switching TAMXie Yuanbin，Li Lin，Pan WeitaoSchool of Microelectronics , Xidian University , Xian (710071) AbstractThere are