触发器及其应用PPT课件

1、2021/3/91第第9 9章章 时序逻辑电路时序逻辑电路2021/3/92 触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。内容提要2021/3/939.1 9.1 触发器及其应用触发器及其应用2021/3/94 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可

2、以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。2021/3/959.1.19.1.1基本基本RSRS触发器触发器图9.1.1 基本RS触发器2021/3/96 图9.1.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常 称为置“1”端，因为 0（ 1）时触发器,被置“1”； 为置“0”端,因为 0（ 1）时触发器被置“0”,当 1时状态保持；RSRSRSRS2021/3/97 0时，触发器状态不定，应避免此种情况发生，9.1.1

3、为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发。 SR2021/3/98 输 入 输 出SRQn+1 Qn+10110100111QnQn11 表9.1.1 基本RS触发器的功能表2021/3/999.1.2 9.1.2 JKJK触发器触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用4027B双JK触发器，在Multisim环境下的引脚功能如图9.1.2所示。 JK触发器的状态方程为:Qn+1 JQnkQn 2021/3/910 J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时

4、，组成“与”的关系。Q与 为两个互补输出端。通常把 Q0、1的状态定为触发器“0”状态；而把Q1，0定为“1”状态。2021/3/911图9.1.2 双JK触发器引脚排列2021/3/912 上升沿触发JK触发器的功能如表9.1.2 输 入 输 出 SD RD CP J k Qn+1 Qn+1 0 1 1 0 1 0 0 1 0 0 1 1 0 0 Qn Qn 1 1 1 0 1 0 1 1 0 1 0 12021/3/913 1 1 1 1 Qn Qn 1 1 Qn Qn 注：任意态，高到低电平跳变，低到高 电 平 跳 变 ， Qn（ Qn ） 现 态 ， Qn + 1（ Qn+1）次态，不

5、定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。2021/3/9149.1.3 9.1.3 D D触发器触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型2021/3/915号可供各种用途的需要而选用。如双D74LS74、四D 74LS175、六D 74LS174、CD4042等。 图9.1.3 为6D CD4042的引脚排列。功能如表9.1.3。 2021/3/

6、9169.1.3 CD4042引脚排列图 2021/3/917 表9.1.3 D触发器功能表 输 入 输 出 SD RD CP D Qn1 Qn1 0 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 1 0 0 1 1 1 Qn Qn 2021/3/9189.1.4 9.1.4 双双J-KJ-K触发器组成的时钟变换电路触发器组成的时钟变换电路 该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。图9.1.4所示电路是由双J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。将CC4027的J端(脚)接至端(脚)，K端(脚)接至Q端(脚)，CP20

7、21/3/919端(脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B，输出一个与CP脉冲同步的脉冲。2021/3/920图9.1.4 时钟变换电路2021/3/921 当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。 应当指出：经转换的双时钟脉冲，其频率为CP的二分之一， QA（QA）与QB（QA）相差180。波形如图9.1.5所示。2021

8、/3/922图9.1.5 QA、QB 输出波形图 2021/3/9239.1.5 9.1.5 四锁存四锁存D D型触发器组成的智力竞赛抢答器型触发器组成的智力竞赛抢答器 智力竞赛抢答电路如图9.1.6所示。该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。2021/3/924图9.1.6 智力竞赛抢答电路2021/3/925 图9.1.6所示电路是由四锁存D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC4001和六同相缓冲/变换器CC4010构成的智力

9、竞赛抢答器。电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由和复位开关产生的信号决定。复位开关K5断开时，2021/3/926CC400l的脚经上拉电阻接VCC,由于K1K4均为关断状态，D0（DO）D3（D3）均为低电平“0”状态，所以为高电平“1”状态，CP端为低电平“0”状态，锁存了前一次工作阶段的2021/3/927数据。新的工作阶段开始，复位开关K5闭合，CC4001的脚接地，CC4012的输出端脚也为低电平“0”状态，所以E1端为高电平“1”状态。以后，E1的状态完全由CC4042的输出端电平决定。一旦数据开关(K1K4)有一个闭合，则Q0（Q0）Q3（Q3）中必有一端最先处于高电平“1”状态，2021/3/928相应的LED被点亮，指示出第一信号的位数。同时CC4012的脚为高电平”1”状态，迫使E1为低电平“0”状态，在CP脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应。2021/3/9