MOS器件及其集成电路的可靠性与失效分析

1、精选优质文档-倾情为你奉上MOS器件及其集成电路的可靠性与失效分析（提要）作者：Xie M. X. (UESTC，成都市)影响MOS器件及其集成电路可靠性的因素很多，有设计方面的，如材料、器件和工艺等的选取；有工艺方面的，如物理、化学等工艺的不稳定性；也有使用方面的，如电、热、机械等的应力和水汽等的侵入等。从器件和工艺方面来考虑，影响MOS集成电路可靠性的主要因素有三个：一是栅极氧化层性能退化；二是热电子效应；三是电极布线的退化。由于器件和电路存在有一定失效的可能性，所以为了保证器件和电路能够正常工作一定的年限（例如，对于集成电路一般要求在10年以上），在出厂前就需要进行所谓可靠性评估，即事先

2、预测出器件或者IC的寿命或者失效率。（1）可靠性评估：对于各种元器件进行可靠性评估，实际上也就是根据检测到的元器件失效的数据来估算出元器件的有效使用寿命能够正常工作的平均时间（MTTF，mean time to failure）的一种处理过程。因为对于元器件通过可靠性试验而获得的失效数据，往往遵从某种规律的分布，因此根据这些数据，由一定的分布规律出发，即可估算出MTTF和失效率。比较符合实际情况、使用最广泛的分布规律有两种，即对数正态分布和Weibull分布。对数正态分布：若一个随机变量x的对数服从正态分布，则该随机变量x就服从对数正态分布；对数正态分布的概率密度函数为该分布函数的形式如图1所

3、示。图1 对数正态分布对数正态分布是对数为正态分布的任意随机变量的概率分布；如果x是正态分布的随机变量，则exp(x)为对数分布；同样，如果y是对数正态分布，则log(y)为正态分布。Weibull分布：由于Weibull分布是根据最弱环节模型或串联模型得到的，能充分反映材料缺陷和应力集中源对材料疲劳寿命的影响，而且具有递增的失效率，所以，将它作为材料或零件的寿命分布模型或给定寿命下的疲劳强度模型是合适的；而且尤其适用于机电类产品的磨损累计失效的分布形式。由于它可以根据失效概率密度来容易地推断出其分布参数，故被广泛地应用于各种寿命试验的数据处理。与对数正态分布相比，Weibull分布具有更大的

4、适用性。Weibull分布的失效概率密度函数为相应的累积失效分布函数为式中的m为分布的形状参数，h为分布的尺寸参数。Weibull分布的形式如图2所示，在m时为倒J字型曲線，在m=1时为指数式分布，在1m3.6时为偏向左边的曲线，在m3.6时为正态分布曲线，在m3.6时为偏向右边的曲线。在这种失效分布的模式下，元器件的失效率l(t)和MTTF可分别表示为失效率l(t)的常用单位是FIT（10-9/小时）或者%/1000小时。图2 Weibull分布由于引起器件和集成电路失效的机理不同，因此就相应地存在各不相同的MTTF和失效率数据。最容易导致失效的就是其中MTTF最短的那一种机理。（2）栅氧化

5、层的性能退化：MOSFET的栅极二氧化硅薄膜是决定器件性能的关键性材料。因为二氧化硅薄膜具有良好的绝缘性，同时它与Si表面接触的表面态密度又很低，所以最常用作为栅绝缘层。栅氧化层一般是采用热氧化来制备的，良好氧化层的漏电流基本上为0，并且具有较高的击穿电场强度（击穿电场强度约为10MV/cm）。但是，实际上发现，在器件和电路工作时，有时会发生由于栅氧化层的漏电、并导致击穿而引起的失效；产生这种后果的根本原因就是氧化层在电压作用下性能发生了退化。栅氧化层退化的表现击穿：在栅极电压作用下，栅氧化层发生退化的主要表现就是击穿。这里存在两种类型的击穿：一是瞬时击穿（TZDB，Tims Zero Die

6、lectic Breakdown），即是加上电压后就马上发生的击穿短路；二是经时击穿（TDDB，Tims Dependent Dielectic Breakdown），即是加上电压后需要经过一段时间之后才发生的击穿。MOSFET和MOS-IC的早期失效往往就包括有栅氧化层的TZDB现象。TDDB的产生与栅氧化层中的电场（栅电压）有关。实验表明，按照引起击穿电场的大小，可以把TDDB区分为三种不同的模式：模式A在较低电场（1MV/cm）时就产生的击穿；模式B在较高电场（数MV/cm）时产生的击穿；模式C在很高电场（>8MV/cm）时才可能产生的击穿。TDDB的模式A往往是由于氧化层中存在针

7、孔等缺陷的缘故，具有这种模式的早期击穿的芯片，一般都可通过出厂前的筛选而淘汰掉，故模式A击穿将直接影响到芯片的成品率。由于氧化层中的针孔等缺陷主要是来自于材料和环境的污染、微粒之类的杂质，所以提高材料和工艺的纯净度对于降低出现模式A的几率、增高成品率具有重要的意义。TDDB的模式B往往是由于氧化层中存在微量的Na、K等碱金属和Fe、Ni等重金属杂质的缘故，这些杂质离子在较高电场作用下会发生移动，并且起着陷阱能级的作用。因此，为了提高模式B的击穿，也必须严格保证材料和工艺的纯净度，此外还必须注意晶体表面缺陷吸附重金属杂质所产生的不良影响（则需要关注衬底的结晶控制技术）。TDDB的模式C击穿电压很

8、高，接近二氧化硅的固有击穿特性，这是由于氧化层中不存在杂质和缺陷的缘故。MOSFET的寿命评估：对于带有经时击穿模式B的不良芯片，需要经过较长时间的试验才能检测出来，因此必须事先确立器件寿命的检测和评估方法。为了保证集成电路能够正常工作若干年（一般要求10年以上），就需要在出厂前预测出器件的寿命寿命评估；这可以通过TDDB试验预测出栅氧化层的寿命来确定器件的寿命。具体的办法就是采用所谓加速寿命试验，即把许多器件置于强电场（高于7MV/cm）、温度为100 oC左右的条件下，观测器件的经时失效率；一般，栅氧化层的TDDB呈现出两个区域：较快击穿的早期失效区和需要经过很长时间才击穿的磨损失效区（二

9、氧化硅的固有击穿区）。为了不让器件在出厂后就产生问题，则必须尽量控制器件的早期失效。常常采用对数正态分布来评估寿命。对于较厚栅氧化层的器件，发现早期击穿的失效率较高，这说明较厚的二氧化硅中含有较多的缺陷。栅氧化层退化的机理：栅氧化层出现退化的主要原因是强电场使得栅氧化层产生了漏电、并从而导致的击穿。a）在强电场作用下，栅氧化层产生漏电往往是一种常见的现象。实际上，当氧化层中的电场强度大于6MV/cm时，即使是非常优质的氧化层，也将会产生由于量子效应所引起的所谓F-N（Flowler-Nordheim）型隧道电流。随着器件尺寸的缩小，氧化层厚度也相应地越来越薄（对于LSI而言，一般总是选取栅氧化

10、层厚度为沟道长度的1/50左右），则氧化层的这种F-N型隧道电流也将越来越显著。例如，对于厚度为10nm的栅氧化层，在电源电压为5V时，氧化层中的电场就已经大于5MV/cm，所以往往就必须考虑F-N型隧道电流以及所引起的击穿。b）栅氧化层的不断漏电，就会导致氧化层击穿，这是由于漏电会使得在氧化层中积蓄起很多电荷（正电荷或者负电荷）的缘故。因为栅氧化层中往往存在许多陷阱（电子陷阱、空穴陷阱或者中性陷阱），当氧化层有隧道电流通过时，则这些陷阱就会俘获载流子、积蓄起正电荷或者负电荷，并使得氧化层的局部电场增强；由于电荷积蓄而导致局部电场增强时的能带图见图3的（b）和（c），其中（a）是不存在的和时的

11、能带图。图3 栅氧化层中有、无电荷积蓄时的能带图（a）无电荷（a）有正电荷（a）有负电荷局部的电荷积蓄得越多，电场也就越强。随着时间的推移，当陷阱积蓄有大量电荷、局部电场足够强时，则最终就将导致Si-O价键断裂，即发生永久性的破坏击穿。可见，栅氧化层的经时击穿与载流子的穿越氧化层（F-N隧道电流）有关，也与氧化层中的陷阱有关。而对经时击穿影响最大的载流子是空穴；因为空穴的迁移率远小于电子迁移率，则当高能量热电子注入到氧化硅、并出现倍增效应时，倍增出来的空穴即很容易被陷阱所俘获，则积蓄起正电荷，从而使得局部电场增强；热电子的不断注入和倍增，就会进一步积蓄正电荷，当这些正电荷形成的局部电场很高时，

12、最终即发生击穿。为了提高MOSFET的经时击穿性能，就应该尽量减少栅氧化层中的陷阱数量。而这些陷阱来自于多种过程所引入的杂质和缺陷，例如：有在形成氧化硅时出现的氧原子空位，有存在于氧化硅中的H和OH基，也有在器件和电路的工艺加工过程中所产生的缺陷（如等离子体产生的高能粒子射线和二次X射线的照射，使得栅氧化层中出现缺陷）。因此，要防止栅氧化层的退化，就必须消除氧化层中的杂质和缺陷，并且要保持氧化硅-Si衬底的界面完整性，以避免局部电场集中。（3）热载流子效应(Hot carrier Effect，HCE)：1）基本概念：热载流子就是具有高能量的载流子，即其动能高于平均热运动能量（kT）的载流子；

13、因此其运动速度也一定很高。 当载流子从外界获得了很大能量时，即可成为热载流子。例如在强电场作用下，载流子沿着电场方向不断漂移，不断加速，即可获得很大的动能，从而可成为热载流子。 对于半导体器件，当器件的特征尺寸很小时，即使在不很高的电压下，也可产生很强的电场，从而易于导致出现热载流子。因此，在小尺寸器件以及大规模集成电路中，容易出现热载流子。由于热载流子所造成的一些影响，就称为热载流子效应。 2）在半导体中，热载流子所表现出来的重要效应主要有两个方面： 其一是非线性的速度-电场关系：Si中的载流子在高电场时即呈现出漂移速度饱和现象，这就是由于热载流子发射光学波声子(约0.05eV)的结果。Ga

14、As中的电子当被电场“加热”到能量kTe达到0.31eV时（Te是所谓热载流子温度），即从主能谷跃迁到次能谷，从而产生负阻现象。 其二是碰撞电离效应：热电子与晶格碰撞、并打破价键，即把价电子激发到导带而产生电子-空穴对的一种作用，碰撞电离需要满足能量和动量守恒，所需要的能量Ei 3Eg/2，碰撞电离的程度可用所谓电离率来表示，与电场E有指数关系： = A exp(Ei/kTe) = A exp(B/E)。当倍增效应很严重时，即导致产生击穿现象。 3）热载流子效应所造成的后果：这些热载流子效应所造成的影响，有的是很有用处的。例如n-GaAs中出现的负阻现象，即可用来实现所谓转移电子器件一种重要的

15、微波-毫米波器件。又如，利用MOSFET中的热载流子可以向栅氧化层注入的作用，能够制作出存储器。再如，利用热载流子的碰撞电离效应，可以制造出雪崩二极管等器件。 图4 MOSFET的热电子效应但是，有的热载流子效应却具有很大的害处。例如在VLSI中，热载流子效应往往就是导致器件和集成电路产生失效的重要原因，所以是需要特别注意和加以防止的。由于热载流子具有很大的动能和漂移速度，则在半导体中通过碰撞电离可产生出大量次级的电子-空穴对；其中的电子（也包括原始电子）将流入漏极而形成输出源-漏电流（IDS），而产生出的次级空穴将流入衬底而形成衬底电流（Isub），如图4所示。通过测量Isub就可以得知沟道

16、热电子和漏区电场的情况。热载流子引起MOSFET性能的退化，主要表现在以下两个方面： 产生寄生晶体管效应。当有较大的Isub流过衬底（衬底电阻为Rsub）时将产生电压降（Isub×Rsub），这会使源-衬底的n+-p结正偏（因为源极通常是接地的），从而形成一个“源-衬底-漏”的寄生n+-p-n+晶体管；这个寄生晶体管与原来的MOSFET相并联而构成一个复合结构的器件，这种复合结构往往是导致短沟道MOSFET发生源-漏击穿的原因，并且还会使伏安特性曲线出现回滞现象（见图4-46），在CMOS电路中还将会导致闩锁效应。MOSFET的源-漏击穿电压可以根据基极开路时BJT的击穿电压关系（见

17、第三章的(3-113)式）给出为式中的BVDx是漏极区-衬底p-n结的击穿电压，anpn是寄生晶体管（认为基极开路）的共基极电流放大系数。因为在此可令寄生晶体管的发射结注入效率等于1，则有（参见第三章的(3-43)式）式中L是沟道长度（即寄生晶体管的有效基区宽度），Ln是衬底电子的扩散长度。于是，短沟道MOSFET的源-漏击穿电压为 (4-179)若选取n=5.4，则该结果与实验数据吻合得很好。为了提高短沟道MOSFET的源-漏击穿电压及其可靠性，就应当设法不让与热载流子有关的寄生晶体管起作用。因此，就需要减小衬底电阻Rsub，以使得乘积(Isub×Rsub)<0.6V，这样一

18、来寄生晶体管就不能导通工作了。 产生热载流子退化。沟道中有一小部分具有足够高能量的热载流子可以越过Si/SiO2界面的势垒（电子势垒高度Eb约为3.2eV，空穴的约为4.9eV）而注入到栅SiO2层中，并多数形成了栅极电流IG。虽然此栅极电流很小，但是它所造成的后果却很严重，因为热电子注入到栅SiO2层中将会引起界面陷阱积蓄电荷，经过一段时间的电荷积累即会使得器件性能发生退化（阈值电压漂移、跨导降低和亚阈值斜率增大，甚至栅氧化层击穿），这将危及到小尺寸MOSFET及其VLSI的可靠性。可见，MOS器件性能的退化主要是与较小的栅极电流IG有关，而与比它大几个数量级的衬底电流Isub无关。4）对M

19、OSFET热载流子性能退化的评估：虽然MOS器件由于热载流子效应而发生的性能退化与衬底电流Ib无关，但却可以通过检测此衬底电流来了解有关器件性能因热电子而产生退化的状况。若漏端电场为E，热电子发生碰撞电离所需要的最小能量为Ei，热电子为获得能量kTe（Te是热电子温度）所走过的路程为l，则可给出Ib、IG与IDS的关系为 碰撞电离过程 越过界面势垒的注入过程式中C1和C2是比例常数。于是有（令p= Eb/Ei） (4-180)从而通过检测衬底电流，即可得知栅极电流的大小，从而就可以知道MOSFET发生性能的退化情况。由于热电子效应所导致MOSFET性能的退化过程，可能与打断Si/SiO2界面上

20、的Si-H键有关，或者说与界面陷阱（密度为Nit）的形成有关。这种性能的退化很类似于热氧化速率的过程，则有其中t是时间，C3是比例常数，Et界面势垒激活能(3.2eV)+Si-H键离解能(0.3eV)，n=0.50.75。由于热电子退化而决定的MOSFET的寿命t（或者称为失效时间），可定义为Nit或VT（Nit）达到某个失效标准时的时间。若选取n=2/3，Et/Ei =2.9，即得到 (4-181)F是表征栅绝缘层质量的系数；再根据Ib=(M1)IDS（M是倍增系数），于是得到MOSFET的寿命关系为 (4-182)为了通过测量来得到失效时间t，以研究热载流子退化的作用机理。可以在高于正常偏

21、置条件下来进行应力测量（可用衬底电流和监测时间来代表应力的积累），即在衬底电流最大时让器件持续工作、并观察作为失效标志的性能参数变化；例如观察阈值电压，当阈值电压变化超过一定值（譬如10mV）时，即认为已失效，由此器件持续正常工作的时间即可得知失效时间。由(4-181)式，可以简明地给出失效时间与衬底电流之间的关系为 (4-183)式中的B1和B2均为经验参数。首先在几个不同的高偏压下测量出器件的失效时间，然后再利用上式进行外推、得到正常工作条件下的失效时间。5）改善器件热载流子退化特性的措施：为了提高器件的稳定性和可靠性，如何削弱或消除热电子效应的影响是一个很重要的问题。根据以上的讨论得知，

22、为了避免寄生晶体管效应，可以降低衬底电阻。而为了改善MOSFET的热电子退化性能，可以采取的措施有如：提高栅绝缘层的质量（即增大F值），否则热电子退化将限制着器件往深亚微米缩小。合理设计漏极区结构（让漏极区也承受一部分电压），这就发展出所谓轻掺杂漏极区结构（LDD，lighth doped drain），即是在有效沟道和漏极区之间增加一个高阻区（n-区，掺杂浓度约为1018cm-3），以减弱漏极区附近的电场，如图5所示；不过这种LDD结构一般是适宜于较大尺寸的MOSFET，而对很小尺寸的MOSFET在工艺上比较难以控制。适当采用p-MOSFET。因为Si中空穴的电离率较小，空穴的氧化层界面势垒

23、也较高，则对L>0.5mm的p-MOSFET，热电子退化不严重；不过对L<0.5mm的p-MOSFET，则仍必须考虑热电子退化问题。适当选取最高源-漏电压VDSmax，因为在不同的沟道长度L和不同的VDSmax时，热电子作用的机理不同，如图6所示。此外，MOSFET在关断状态时的泄漏电流也与栅氧化层质量有关。因为栅极与漏极的交叠区将形成一个栅控MOS二极管。对于氧化层很薄的突变结，在某种偏置条件下该二极管会发生雪崩倍增，并产生从漏极p-n结流到衬底的泄漏电流；栅控MOS二极管的这种雪崩电流称为栅极感应漏极的泄漏电流（GIDL）。在一定的源-漏电压下，n-MOSFET的沟道电流将随着

24、栅极电压的减小而降低（最后进入亚阈区）；则在某些栅极电压下，漏极电流将会变成为GIDL电流。在短沟道器件中，当处于关断状态（即栅极电压为0）时，GIDL电流即是主要的截止电流成分。图6 不同的热载流子作用机理图5 MOSFET的LDD结构（4）电极布线的退化：电极连线的失效主要是在工作时发生金属原子的迁移而导致的一些问题，产生这些问题的机理主要有两种，即电迁移和应力迁移。一、电极连线的电迁移：微电子器件和电路的电极连线所发生的电迁移，是在电流密度很大（105A/cm2）时出现的一种重要失效模式，即是连线金属的原子在很大电流密度下产生迁移而造成连线断裂或者短路的一种现象。对于大功率器件和VLSI

25、，电迁移所造成的失效往往是一个重要的问题。1）产生电迁移的机理：电极连线在许多“快速”电子的持续轰击下，其中的原子可获得动量、并发生迁移扩散；主要的扩散路径是具有足够空间的晶粒间界和连线表面（或者界面）。连线原子这种迁移的结果是造成一端原子缺失出现断路，另一端原子堆积出现短路，从而造成互连失效，这就是电迁移现象。因为晶体中原子的扩散迁移是一种激活的过程，所以电迁移的快慢还与温度有关。在较热的区域原子迁移快，在较冷的区域原子迁移慢，因此在金属原子由热区向冷区迁移时，容易发生原子堆积、形成小丘。显然，电极连线的厚度T越大、宽度W越大，就越不容易发生由于电迁移所引起的失效。2）Black电迁移失效方

26、程：由于发生电迁移的速率REM与两个因素有关：原子迁移过程的热激活能EA（这与连线金属多晶薄膜的结构和表面状况有关，一般约为0.40.8eV）；原子被电子轰击的速率决定于电流密度J。因此，电迁移的速率可表示为（经验关系）：REMJn exp(-EA/kT)这里电迁移的速率与电流密度J的n次方成正比，是因为实验表明：在小电流密度时n=1，在通常发生电迁移的大电流密度时n=2。电迁移所造成的互连失效，可以采用50%失效的平均时间tMTF（即平均连线故障时间，MTF，mean time to failure）来判定，该时间即表示了电极连线的使用寿命。因为电迁移平均失效时间与电迁移的速率成反比，所以有

27、Black电迁移失效方程：tMTF=A(WT/Jn) exp(EA/kT)式中A为该连线的固有常数。该Black方程对于通过实验来推测电极连线的寿命非常有用。LSI的使用条件通常规定为80oC和J105A/cm2。但是为了推测出电极连线的寿命，一般是采用所谓加速失效实验，即一般在J105A/cm2和150oC250oC条件下来进行实验，得出多数样品出现断路或者短路时的平均时间（MTF）；然后再将所得结果根据Black方程外插到实际使用的条件下，即可求出电迁移平均失效时间。3）防止电迁移的措施：尽量增加电极连线金属膜的厚度和宽度，以降低电流密度。但这在VLSI中往往不是简单的事情。因为连线金属膜

28、的表面是原子迁移的一种重要路径，所以在金属膜的表面上沉积一层所谓“阻挡层”（常用SiO2和Si3N4薄膜），即可增大电迁移激活能，从而能够提高电迁移平均失效时间（可提高825倍以上）。因为连线金属膜的晶粒间界是原子迁移的另一种重要路径，所以增大多晶颗粒的尺寸、减小晶粒间界，也可以增大电迁移激活能，提高电迁移平均失效时间（有实验表明，小于2mm的金属连线反而其电迁移平均失效时间有所延长，是所谓bamboo结构的效应）。金属Al电极因为其原子质量较小而容易发生电迁移，所以在Al中掺入适量的原子质量较大的Cu或者Ti，即可增大电迁移激活能，从而提高电迁移平均失效时间（可提高一个数量级以上）。对于Al

29、Cu或者AlTi合金薄膜，其原子电迁移的路径主要是表面（界面），所以可以在这些合金薄膜的表面上沉积一层阻挡层来进一步提高其电迁移平均失效时间。不过，采用合金薄膜时，连线的电阻率将有所增大。采用多层结构的电极连线，譬如在Al薄膜上再淀积TiW或者W/Ti薄膜。这种多层结构的连线，一方面对于Al膜的表面增加了一层阻挡层，另一方面即使Al膜产生了电迁移，但仍然还有其它薄膜导电层存在，不会造成器件和IC失效。实际上这种多层电极结构可以提高电迁移平均失效时间到一个数量级以上。二、电极连线的应力迁移：电极连线的金属膜当发生原子迁移时，就会出现空洞、甚至断裂，从而将可能造成电路失效。在IC中因为电极连线断裂所造成的失效主要有电迁移和应力迁移两种效应。电极连线的应力迁移是在大规模集成电路（如64Kbit DRAM）中所发生的一种失效模式。这种失效模式与在大电流密度下所发生的电迁移失效模式不同，应力迁移是在没有通电情况