集成电路考点总结

1、填空1、集成电路的加工过程主要是 三种基本操作：形成某种材料的薄膜；在薄膜材料上形成 所需要的图形；通过掺杂改变材料的电阻率或杂质类型。2、 晶体管有源区、沟道区、漏区统称为有源区，有源区以外的统称场区。3、当MOS晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响 叫衬偏效应（或体效应）。P914、MOS存储器分为随机存储器（RAM）只读存储器（ROM）。MOS管的RAM存储器分为 动态随机存储器（DRAM），静态随机存储器（SRAM）。5、 MOS晶体管分为 n沟道MOS晶体管、p沟道MOS晶体管 两类。6、富NMOS电路与富NMOS电路不能直接级联，但可采取 富NMOS

2、与富PMOS交 替级联的方式（多米诺电路）。7、 CMOS集成电路 是利用 NMOS和PMOS互补性 改善电路性能的集成电路。在 P型 衬底 上用n阱工艺制作CMOS集成电路。& 等比例缩小理论包含 恒定电场等比例缩小理论 （CE）、恒定电压等比例缩小理论 （CV、 准恒定电场等比例缩小理论（QCE。名词解释1、短沟道效应：MOS晶体管沟道越短，源漏区PN结耗尽层电荷在总的沟道耗尽层电荷 中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小而下降。2、多米诺CMOS电路：为避免预充-求值动态电路在预充期间的不真实输出影响下一 级电路的逻辑操作，富 NMOS与富NMOS电

3、路不能直接级联，而是采用富 NMOS与富 PMOS交替级联的方式，或用静态反相器器隔离。3、 MOS晶体管阈值电压：沟道区源端半导体表面达到强反型所需要的栅压，假定源和 衬底共同接地（对 NMOS）。4、亚阈值电流：在理想的电流-电压特性中，当 VgsVt时，Id=0，而实际情况是当Vgs!1、二输入与非门:MpiGND匚有源区n阱PmTd2、二输入或非门:MpcM巴1J 1_Y=A+SMn2A hMm!_|懿哆晶硅殛铝线II科源区问答题1、简述CMOS逻辑电路功耗，并简述含义1.1、动态功耗Pd：是电路在开关过程中对输出节点的负载电容充放电所消耗的功耗， 也叫开关功耗。1.2、 短路功耗PS

4、C在输入信号上升或下降过程中，在VTN ：； Vin : VDD+VTP范围内将使NMOS管PMOS管都导通，出现从电源到地的直流导通电流，引起开关过程中的附加的短路功耗。1.3、 静态功耗Ps：理想情况下，CMOS逻辑电路静态功耗为零，但由于泄漏电流的 存在，使实际CMOS电路静态功耗不为零，泄漏电流导致静态功耗的出现。画图并解释N阱CMOS闩锁效应000Qn IP型衬底N阱CMOS剖面图寄生双极晶体管的等效电路I7a.u,发生闩锁效应后的I-V特性由于N阱CMOS结构中的横向寄生 NPN晶体管和纵向寄生 PNP晶体管形成正反馈 电路结构，在特定的外部条件下，将发生N阱CMOS电路电源和地线

5、之间的低电阻状态，即发生闩锁效应。（或者写书P27上的）3、说明CMOS反相器输入上升时间、下降时间定义3.1、上升时间（tr）：输出从0.1 Vdd上升到0.9Vdd所需要的时间。3.2、下降时间（tf）:输出从0.9Vdd下降到O.IVdd所需要的时间。4、简述CMOS逻辑电路传输延迟时间定义、4.1、输入延迟时间：从输入信号上升边的 50%到输出信号下降边的 50%所经历的延 迟时间。4.2、输出延迟时间：从输入信号下降边的 50%到输出信号上升边的 50%所经历的延 迟时间。5、体效应（衬偏效应）如何影响逻辑晶体管阈值电压5.1在电路工作时，加较大负 Vbs，使源区-沟道-漏区相对衬底

6、之间的PN结反偏,从而使耗尽层电荷增加，因而表面达到强反型所需要的栅电压也增大，也就是使 阈值电压增大。（P91）5.2相反，器件截止时，加小的正向衬底偏压，使阈值电压减小。6、CMOS反相器最大噪声容限（Vnl输入低电平噪声容限；Vnh输入高电平噪声容6.1、由极限输出电平定义的噪声容限（p219）Vnl =Voff -0=VoffVNH =VDD -Von6.2、由单位增益点定义的噪声容限Vnl =Vci-O=VciVNH =VDD -VC26.3、由反相器逻辑阈值定义的最大噪声容限VnlM=V.-O=VkVnhm=VddM1如果当CMOS反相器采用对称设计时，Vit =丄Vdd2Vnlm

7、 =V nhm2（主要在 p219 p221）其他DD1、CMOS版图设计规则： 为了保证制作的集成电路 合格并保证一定的成品率，不仅要严格控制各种 工艺参数，而且要有设计正确合理的版图，在设 计版图时必须严格遵守的某些限制，称为版图设 计规则。2、试说明MOS晶体管的亚阈值电流。答：在:：_；s乞2：.：冷范围内，MOS晶体管处于表面弱反型状态，这个区域叫做亚阈值区。由于亚阈值区沟道中存在反型载流子，因而电流不为零。3、可恢复逻辑电路：当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到 理想工作点，最终达到合格的逻辑电平的电路。4、为什么说CMOS反相器是可恢复逻辑电

8、路：CMOS反相器具有可恢复逻辑性是因为CMOS反相器的电压传输特性曲线共有这样的特点：在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区电 路的增益很大。5、如图还应考虑到串联支路的中间节点电容的影响.（p241）中间节点电容来源于串联 MOS管之间的源、漏区电容。对于下拉（N）串联支路，为 了避免中间节点电容对下降时间的影响，应使晚来的信号接到最靠近输出节点的MOS管上。这样先来的信号使下面（靠近Gnd ）的MOS管导通，先对中间节点放电。这样有 利于提高电路的响应速度。6、 画出实现逻辑功能的电路 （动态特性）书上P2647、电荷分享（书上p266）8、预充求值电路9、

9、CMOS传输门（CPL/DPL）看书110、电路最高工作频率f=（书上p228）2max（ tr,tf）电路的平均传输延迟时间:tpt pHL +t pLH如果测出环形振荡器的工作频率为f，则每级CMOS反相器的延迟时间为:tp =2nf11、传输延迟时间（书上 p225）其中n是反相器的级数，其为奇数时才会发生振荡。补充:1、自对准工艺：利用多晶硅耐高温、可做离子 注入掩蔽物的特性，先制作多 晶硅栅，然后以多晶硅栅极做 掩蔽物进行离子注入，在栅极 两侧形成源、漏区，实现栅 源-漏自对准工艺。2、温伯格布线策略：在全定制版图设计方法中，输 入和输出信号与电源线/地线平行，与构成MOS管的扩散区 垂直的一种布线策略。3、尤拉路径：在路径图中，能达到图中所有节点并且每条边都只访问一次的路径，称为尤拉路径。4、小尺寸MOS晶体管的五个二级效应：短沟道效应，饱和区沟道长度调制特性，窄沟道效应，迁移率退化和速度饱和效应， 热电子效应。5、请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式：1.系统级，自然语言描述。2.行为级，可执行程序。3. RTL级，时序状态机。4.逻辑级，逻辑门。5.电路级，晶体管。6.版图级，多边形。6、CMOS反相器直流电压传输特性：(1)0 _Vin 一VtnNMOS管截止区，PMOS