新一代半导体工艺—90纳米工艺

1、新一代半导体工艺90纳米工艺类型：合作 作者： 日期：2003-04-04 14:41:22基本介绍       90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，微米(mm)是纳米(nm)的1000倍。我们常以工艺线宽来代表更先进的半导体技术，如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。        市场好的时候，晶圆厂产能不足，生产线为了满足客户订单疲于奔命，工作重点在提升合格率；市场不好的时候，才

2、是晶圆厂真正投入研发工作的时候。2002年市场复苏迟缓，对IC需求减缓，各大半导体公司的晶圆厂产能过剩，设备和人力的闲置让晶圆厂有时间从事研发新一代工艺。130纳米(0.13微米)在2001年是各大半导体公司的研发重点，至今130纳米已经逐渐导入量产，半导体公司的研发能量推向新一代90 纳米工艺。          国际半导体技术蓝图（International technology roadmap for semiconductor，ITRS）是由半导体先进国家的讨论，为工艺的未来进行预测，200120

3、02年130纳米进入产品商业化阶段，预计2004年90纳米技术将可导入生产线量产。厂商动态中 国我国内地      中芯从各个方面入手提升高阶工艺，包括2002年年底装置荷兰光刻设备供货商ASML的193纳米高阶扫描仪；与比利时微电子科技研发中心（IMEC）签订合作关系，将0.13微米工艺转让给中芯，这对于中芯攻克低介电（Low-K）技术相关难题将有帮助。此外，TI是0.13微米工艺的合作厂商，TI将协助中芯提升0.13微米工艺，并不是授权相关核心技术。    中芯努力成为中国最重要的晶圆代工厂的意图显而易见，一步

4、步往高阶工艺迈进，更计划在2003年年初开始90纳米工艺的研发工作。台湾地区      台积电      台积电90纳米研发中心位于竹科，目前研发人员共35人，欧洲的飞利浦、意法半导体，美国的摩托罗拉、巨积以及日本的NEC等公司都已正式公开与台积电在90纳米的工艺达成联盟伙伴关系。目前台积电已成功地使用了90纳米工艺，分别于法国Crolles及台积电Fab12厂产出测试芯片，预计于2002年第四季度开始小量试产90纳米工艺产品，用于生产CPU与绘图芯片(Graphics)，并计划在2004年年底

5、推出65纳米的样品零件。      此外，台积电也与美商ATMOS发表合作协议，将共同采用90纳米工艺微米技术开发嵌入式DRAM。台积电将以单晶体管单电容器DRAM技术制造ATMOS SOC-RAM嵌入式内存测试芯片。      联电      联电与Infineon、意法半导体在12英寸晶圆合作开发90纳米技术。预计将在2004年前陆续推出逻辑（Logic）、混合（Mixed Mode）、嵌入式DRAM（e-DRAM）与嵌入式SRAM（e-SR

6、AM）等四项工艺。      联电投入90纳米的研发人员约有3040人，2002年第三季度在8英寸晶圆上发展90纳米已有初步成绩，并将进一步扩展技术层次至12英寸晶圆。美 国     Intel      英特尔表示采用应变硅(Strained Silicon)技术于其90纳米工艺中，并于2002年8月顺利量产52MB的SDRAM；同时，2003年下半年导入此技术量产名为Prescott的P4处理器，以90纳米工艺试产，起跳频率将在3GHz以上。此外，通讯

7、产品是继微处理器后，积极导入90纳米技术的应用产品。英特尔的应变硅技术可提升驱动电流10%20%的效能，晶圆处理的成本却仅增加2%。      AMD      AMD与IBM合作开发65纳米以下12英寸晶圆工艺，应用在高效能、低耗能处理器之中。超微于2003年2月派遣部分工程师至IBM位于美国纽约州的半导体研究发展中心，共同进行该计划。2004年，导入90纳米（90nm）工艺的全新Athens、San Diego处理器核心将会取代目前的Sledgehammer与Clawhammer核心。

8、60;     IBM      顺利取得AMD的微处理器订单是IBM的晶圆代工事业上的一大胜利。在此之外，IBM微电子的East Fishkill新12英寸厂将导入90纳米铜低介电SOI工艺，估计2002年第三季度将可正式提供服务，思科（Cisco）将是IBM首批客户之一。IBM的90纳米铜低介电SOI工艺生产出的芯片效能可提高20，并使耗能降低40，并且还可应用于高阶ASIC与系统单芯片（SoC）设计上。      此外，IBM与新加坡特许半导体合作，

9、共同开发90纳米、65纳米12英寸晶圆技术。特许可使用IBM位于美纽约州East Fishkill的12英寸晶圆厂，该厂将来也是两家合作发展的基地。不过双方都可在自有的晶圆厂中使用合作发展的技术。      TI      2002年年底采用90纳米技术，量产无线数字宽频IC，预计TI的DMOS 12英寸厂将在2004年第一季度导入90纳米技术。      Motorola      2002年，

10、Motorola、台积电、飞利浦、意法策略组成为期5年的技术研发联盟，合作开发新一代IC工艺与系统单芯片（SoC）解决方案，于法国Crolles研发中心Crolles2进行，尔后再扩大至各公司研发部门。 摩托罗拉将贡献其绝缘层覆硅（SOI）、嵌入式磁电阻式随机存储内存（Magnetoresistive Random Access Memory：MRAM）与高阶铜工艺金属互连层（copper interconnect），原本预计2002年第四季度小量试产90纳米零件，并在2004年年底推出65纳米的样品零件。日 本      日本经济产

11、业省及11家半导体厂商共同执行的Asuka 90纳米试产线，计划投入资金2.43亿美元。Asuka计划的成员包括富士通、日立、松下（Matsushita）、三菱（Mitsubishi）、NEC、冲电气（Oki）、罗沐（Rohm）、三洋（Sanyo）、夏普（Sharp）、SONY及东芝等国际厂商。      试产线希望能以成员的原有设备为基础，并以此降低设置成本，投产时间定于2003年，试产线以12英寸晶圆生产线为主。试产成功之后，成员可以得到新工艺的授权，建立自己的12英寸晶圆生产线，或是直接在试产线现址增建其它生产线，再为成员代工生产晶圆。韩

12、 国      Samsung      Samsung将90纳米DRAM工艺应用于12英寸生产线，量产512MB、1GB DRAM及Flash，三星于2002年9月宣布90纳米工艺成功试产2G Flash，预计将于2003年第三季度量产并将月产能扩增至2万片。此外，三星新计划的12英寸生产线S1 Line也将在2003年下半年开始装机，预计于2004年上半年投产。该12英寸生产线从一开始即采用90纳米工艺。市场需求     去年，各半导体大厂如火如荼地展

13、开90纳米技术的研发工作。目前在内存、微处理器、通讯网路等领域均已获得初步成绩，包括Intel的32MB SRAM、P4微处理器、三星的2G Flash、TI的无线数字IC及IBM的高阶ASIC等。不过，这些都属于研发阶段，距离真正量产还有一段路要走。      90纳米技术真正能被市场大量应用，预计还需要34年的时间。 从晶圆代工的角度来看，0.18微米转换至0.13微米工艺量产时间花了34年，且目前0.13微米工艺仅应用在高阶IC。而0.13微米工艺转换至90纳米同样的至少也需要3年左右的时间。 预计内存产品将最早应用9

14、0纳米技术在一般商品化产品中，DRAM制造厂将最早进入大规模量产。90纳米的挑战 工艺挑战         迈入90纳米的技术，半导体前段工艺中的晶体管漏电(leakage)问题、SOI技术、光刻技术及后段工艺中的低介电质材料问题，都使厂商面临挑战。      因为线宽越来越细，晶体管漏电问题将更加严重，晶圆厂必须寻找新工具或方法，以防止电流跨闸外漏。台积电在90纳米工艺的解决办法是将氮注入晶体管的闸极。     

15、此外，传统硅晶圆材料也将面临挑战，纯硅晶圆会因为晶体管尺寸的缩小而产生闭锁效应，SOI工艺的好处除了可避免闭锁效应外，还包括省电、高速、耐高温、尺寸较小、工艺简单等，因此IBM早于1998年就将SOI技术导入0.22微米工艺，应用产品是服务器CPU。至于90纳米SOI工艺，目前技术未臻成熟，瓶颈在于量测方法。      130纳米以前的工艺，氟化玻璃是厂商最多采用的介电质材料，其K值介于3.72.8；进入130纳米以后的先进工艺，则由于氟化玻璃的介电值过高，无法满足快速导电的需求。      低

16、介电质(Low-K)材料是90纳米技术最大的挑战，工艺有旋涂（spin-on）技术及化学气象沈积(CVD)技术。在化学气相淀积技术方面，有AMD、Motorola、台积电是采用应用材料的CVD解决方案黑钻石（Black Diamond），而TI、联电、特许半导体则采用Novellus的CVD工艺方案Carol。旋涂技术的拥护者中，IBM、富士通、Infineon、Sony采用道康宁（Dow Corning）的低介电值材料。      进入90纳米工艺以后，仍须继续寻找K值(2.72.4)介电常数更低的材料。但是，新一代的低介质材料特性仍难掌握，

17、工艺中的抗热性、化学性及延展性等材料稳定度的要求条件上仍须改良。    光刻工艺也是挑战之一，130纳米节点的光刻工艺可采用口径为0.65的248纳米扫描仪。但进入90纳米后，248纳米工艺扫描仪只能用在技术层次较低的层（layer），重要且高难度的光刻层需光源波长193纳米的扫描设备才能完成。 另外，镜头对于扫描设备来说是最重要的零部件，镜头越精密，设备的制造越困难。从另一角度来说，晶圆厂的光刻工艺因为线宽越小，非常强调工艺对准(alignment)的准确度，大幅提高光刻工艺的困难度。      摩尔定

18、律对于半导体效能每18个月晶体管增加2倍的论点，在近几年越来越难于维持，因为从0.18微米至0.13微米的量产转换时间长达34年，时间比摩尔定律规范的时间拉长不少，预计0.13微米至90纳米的量产之路，时间将拖的更长，也更为艰辛。 经济因素的挑战      半导体工艺是否能推进到90纳米，已非由技术进步与否决定，而是在于各厂商能否有能力花下大笔资金，购买设备，使得技术层次推进到90纳米。      由于半导体工艺中最关键的步骤光刻工艺需采用193纳米等级的扫描设备，供货商如ASML、Nikon、Canon每家公司一年产出的机台数仅有23台，相当有限，就算晶圆厂有资金，也不见得能够买到设备，这也提高了进入90纳米的障碍。      90纳米技术除了工艺障碍高，工艺成本也是大挑战，一套130纳米掩膜的价格约在65万美元，对IC设计公司导入新产品设计来说，已经是相当大的现金流量挑战，90纳米的掩膜金额更是惊人，一套约要150万美元，这是90纳米被市场接受的一大障碍。半导体业界预测，最先采用90纳米掩膜的可能是内存厂商。 内存厂商是做量产的生意，掩膜的价格对内存厂商而言不十分重要。但对于逻辑IC