数电期末总结知识要点

1、精选优质文档-倾情为你奉上数字电路各章知识点第1章 逻辑代数基础一、 数制和码制1二进制和十进制、十六进制的相互转换2补码的表示和计算38421码表示二、 逻辑代数的运算规则1逻辑代数的三种基本运算：与、或、非2逻辑代数的基本公式和常用公式逻辑代数的基本公式（P10）逻辑代数常用公式： 吸收律： 消去律： 多余项定律： 反演定律： 三、 逻辑函数的三种表示方法及其互相转换 逻辑函数的三种表示方法为：真值表、函数式、逻辑图会从这三种中任一种推出其它二种，详见例1-6、例1-7逻辑函数的最小项表示法四、 逻辑函数的化简： 1、 利用公式法对逻辑函数进行化简2、 利用卡诺图队逻辑函数化简3、 具有约

2、束条件的逻辑函数化简例1.1 利用公式法化简 解： 例1.2 利用卡诺图化简逻辑函数 约束条件为解：函数Y的卡诺图如下： 第2章 集成门电路一、 三极管如开、关状态1、饱和、截止条件：截止： 饱和：2、反相器饱和、截止判断二、基本门电路及其逻辑符号 与门、或非门、非门、与非门、OC门、三态门、异或、传输门（详见附表：电气图用图形符号 P321 ）二、 门电路的外特性1、电阻特性：对TTL门电路而言，输入端接电阻时，由于输入电流流过该电阻，会在电阻上产生压降，当电阻大于开门电阻时，相当于逻辑高电平。详见习题【2-7】、【2-11】2、输入短路电流IIS 输入端接地时的输入电流叫做输入短路电流II

3、S。3、输入高电平漏电流IIH 输入端接高电平时输入电流4、输出高电平负载电流IOH5、输出低电平负载电流IOL6、扇出系数NO 一个门电路驱动同类门的最大数目。 非门的扇出系数：M1=IOL/IIL ，M2=IOH/IIH ，N=MIN（M1 ，M2）。第3章 组合逻辑电路一、 组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关二、 组合逻辑电路的分析方法 三、 若干常用组合逻辑电路译码器（74LS138、74LS139）数据选择器（掌握表达式）全加器（真值表分析）四、 组合逻辑电路设计方法 1、 用门电路设计2、 用译码器、数据选择器实现五、 集成器件的接联P95图3

4、-28 以及 P102图3-40 例3.1 试设计一个三位多数表决电路1、 用与非门实现2、 用译码器74LS138实现3、 用双4选1数据选择器74LS153解：1. 逻辑定义设A、B、C为三个输入变量，Y为输出变量。逻辑1表示同意，逻辑0表示不同意，输出变量Y=1表示事件成立，逻辑0表示事件不成立。2. 根据题意列出真值表如表3.1所示 表3.13. 经化简函数Y的最简与或式为：4. 用门电路与非门实现 函数Y的与非与非表达式为： 逻辑图如下： 5. 用38译码器74LS138实现由于74LS138为低电平译码，故有由真值表得出Y的最小项表示法为： 用74LS138实现的逻辑图如下：6.

5、用双4选1的数据选择器74LS153实现 74LS153内含二片双4选1数据选择器，由于该函数Y是三变量函数，故只需用一个4选1即可，如果是4变量函数，则需将二个4选1级连后才能实现 74LS153输出的逻辑函数表达式为： 三变量多数表决电路Y输出函数为： 令 则 逻辑图如下：第4章 集成触发器一、 触发器：能储存一位二进制信号的单元二、 各类触发器特性方程 RS： JK： D： T： T'： 三、 各类触发器动作特点及波形图画法 基本RS触发器：、每一变化对输出均产生影响同步RS触发器：在CP高电平期间R、S变化对输出有影响主从RS触发器：在CP=1期间，主触发器状态随R、S变化CP

6、下降沿，从触发器按主触发器状态翻转 主从JK触发器：动作特点和主从型RS类似。在CP=1期间，JK状态应保持不变，否则会产生一次变化。 T'触发器：Q是CP的二分频 边沿触发器：触发器的次态仅取决于CP（上升沿/下降沿）到达时输入信号状态。四、 触发器转换D触发器和JK触发器转换成T和T触发器第5章 时序逻辑电路一、时序逻辑电路的组成特点：任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。时序逻辑电路由组合逻辑电路和存储电路组成。二、同步时序逻辑电路的分析方法 逻辑图 写出驱动方法 写出特性方程 写出输出方程 画出状态转换图 （详见例5-1）。三、 典型时序逻辑电路1.

7、 移位寄存器及移位寄存器型计数器。2. 集成计数器 4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数，功能表见表5-10；4位同步二进制计数器74LS163：同步清0（低电平），同步置数，CP上升沿计数，功能表见表5-11； 4位同步十进制计数器74LS160：同74LS161，功能见表5-14； 同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能见表5-12 ； 双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预置（L），功能见表5-13。四、 时序逻辑电路的设计1. 用触发器组成同步计数器的设计方

8、法及设计步骤（例5-3）逻辑抽象 状态转换图 画出次态 以及各输出的卡诺图 利用卡诺图求状态方程和驱动方程、输出方程 检查自启动（如不能自启动则应修改逻辑） 画逻辑图2. 用集成计数器组成任意进制计数器的方法 置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。如果是异步清零端，则N进制计数器可用第N个状态译码产生控制信号控制清零端，产生控制信号时应注意清零端时高电平还是低电平。 置数法：控制预置端来改变计数长度。 如果异步预置，则用第N个状态译码产生控制信号。 如果同步预置，则用第N-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。两片间进位信号产生：有串行进位和并行进

9、位二种方法。详见P182图5-57第6章 可编程逻辑器件一、半导体存储器的分类及功能从功能上分为随机存取存储器RAM和只读存储器ROM。RAM特点：正常工作时可读可写，掉电时数据丢失。ROM特点：正常工作时可读不可写，掉电时数据保留。 二、半导体存储器结构1.ROM、RAM结构框图以及两者差异2.二极管ROM点阵图三、存储器容量扩展 位扩展：增加数据位数；字扩展：增加存储单元；字位全扩展。第8章 脉冲的产生和整形电路重点：555电路及其应用 一、 用555电路组成施密特触发器1. 电路如图6.1所示 2. 回差计算 回差 3. 对应输入波形、输出波形如图6.2所示二、 用555电路组成单稳态电

10、路1. 电路如图6.3所示 稳态时 2. 脉宽参数计算3. 波形如图6.4所示三、 用555组成多谐振荡器1. 电路组成如图6.5所示 2. 电路参数：充电：；放电：周期第9章 数/模 和 模/数 转换电路一、 D/A 转换器D/A 转换器的一般形式为： ，为比例系数，为输入的二进制数，D/A 转换器的电路结构主要看有权电阻、T型电阻网络D/A 转换器等。T型电阻网络D/A转换器输出电压和输入二进制数之间关系的推导过程。二、 A/D 转换器1. A/D 转换器基本原理 取样定理：为保证取样后的信号不失真恢复变量信号，设采样频率为，则A/D 转换器过程：采样、保持、量化、编码2. 典型A/D 转

11、换器的工作原理逐次逼近型A/D 转换器原理双积分型A/D 转换器的原理数电部分概念总结第一章1.数制的表示方法以及相互之间的转换：十进制数、二进制数、八进制数和十六进制数2码制（1）n位有符号二进制数的编码正数编码的符号位为0、负数编码的符号位为1。 正数的原码、反码、补码相同。负数原码的数值位等于二进制真值的绝对值。负数反码的数值位为二进制真值的绝对值各位取反；负数补码的数值位为二进制真值的绝对值各位取反后加1。（2）二十进制编码BCD码是用四位二进制码对十进制数符编码，分为8421BCD、5421BCD、2421BCD等有权码和余三BCD、格雷BCD等无权码。有权BCD码的码符权值叠加后等

12、于其代表的十进制数符值，无权BCD码的码符没有权值意义。十进制数用BCD码表示时，各码组的位权仍为10的n次幂，例如，个位组码的位权为100、十位组码的位权为1 01、百位组码的位权为102、。（3）可靠性代码具有易于交错的编码规则格雷码相邻码组只有一位码符不同，奇偶校验码的校验位反映了信息位中1符个数的奇偶性（校验位与信息位中1符的总个数为奇或偶）。 第二章1 逻辑函数的基本概念和表示方法（真值表、逻辑式、逻辑图、波形图）。2 逻辑代数的基本定律（德摩根定律）和常用公式。3 逻辑代数的对偶规则、反演规则、代入规则。4 逻辑函数的最小项（包含函数所有变量的与项）和最大项（包含函数所有变量的或项

13、）及其对应的编号mi和Mi。5 逻辑函数的两种标准形式是标准与或表达式和标准或与表达式。（1） 最小项表达式标准与或式及最小项和式（用编号表示）。（2） 最大项表达式标准或与式及最大项积式（用编号表示）（3）函数最小项和式的编号与其最大项积式的编号互补；相同编号的最小项和式与最大项积式互为反函数。6一般与或表达式可以通过对与项乘互补缺失变量之和构成最小项表达式。7逻辑函数的最简与或表达式是与项最少、与项中变量最少的函数式；最简或与表达式是或项最少、或项中变量最少的函数式。8逻辑函数的化简（1）公式法化简。（2）卡诺图法化简。（3）具有无关项的逻辑函数表达式及其化简。 与或表达式及或与表达式表示

14、的逻辑函数的无关项（约束条件）用逻辑等式表示，如SR=0；最小项和式及最大项积式表示的逻辑函数中的无关项用di表示。第三章1TTL逻辑门电路的输入级和输出级都采用三极管。TTL电路的速度高，输出级采用推挽形式，带负载能力强。2.CMOS逻辑门是用成对沟道互补（N、P）、开启电压绝对值相同的MOS管组成逻辑门电路。CMOS电路的工作电源范围宽，静态功耗极小、输出摆幅大，抗干扰能力强。3OC（集电极开路）或OD（漏极开路）逻辑门的输出为低电平或高阻状态。OC(OD)逻辑门可以互相连接并接上拉电阻后实现“线与”功能（并接后的输出函数等于各OC（OD）逻辑门的输出函数相与）。4三态（TSL）逻辑门具有

15、输出使能控制，使电路的输出有高电平、低电平、高阻三种状态。5当三态门的使能无效时，输出为高阻状态；当三态门的使能有效时，输出与输入满足逻辑门的运算功能。当三态门输出并接时，任意时刻只能有一个三态门的使能有效。6传输门是控制模拟信号的开关器件，从多路模拟信号中选择一路信号必须采用传输门；而从多路数字信号中选择一路信号可以采用数据选择器、三态门或传输门。7TTL的主要参数。开门电压UON(输入高电平的最小值UiHmin)的典型值为2V，关门电压UOFF(输入低电平的最大值UiLmax)的典型值为0.8V。输入端实现高电平的最小接地电阻RON的典型值为2k，实现低电平的最大接地电阻ROFF的典型值为

16、700. 第四章1 组合逻辑电路的输出只受当前的输入信号控制，与电路原来的状态无关，电路中没有反馈通路，不含记忆元件。典型组合逻辑功能电路有编码器、译码器、数据选择器、数字比较器、并行多位.加法器、只读存储器等。2 8线-3线优先编码器（74LS148）输入8个低电平有效的信号，输出优先级别最高的有效输入信号的3位二进制反码。33线-8线译码器74LS138输入3位二进制码，输出8个表示不同输入码组的低电平有效的信号。当使能有效时，3线-8线译码器的输出是输入码变量全部最小项的反函数。采用逻辑门综合74LS138的输出可以实现3变量的组合逻辑函数。4七段显示译码器输入4位二进制代码，输出7个控

17、制数码显示管段极的信号。正常显示时，共阴显示管的公共极接低电位，段极信号高电平有效；共阳显示管的公共极接高电位，段极信号低电平有效。5数据选择器的逻辑功能是根据n位选择码的状态从2n个数据输入中选择一个到输出。如4选1数据选择器74LS153、8选1数据选择器74LS151。6当多位数二进制数相加时，每一位的加运算不仅需要考虑本位的两个加数，还要考虑低位的进位，称为“全加”运算。全加器实现的是三个一位的二进制数加法运算，输出一位二进制运算和以及向高位的进位信号。7集成四位加法器74283输入两组4位的二进制数A（A4A1）和B（B4B1）及最低位的进位C0，输出A加B加C0的和进位最高位的进位

18、。7数值比较器7485的功能是对输入的两组4位的二进制数A（A3A0）和B（B3B0）进行比较，用三个高电平有效的开关量A>B、A<B和A=B表示比较结果。7485可以通过级联输入a>b，a<b，a=b扩展比较数据的位数，当数组A和B相等时，每个输出等于相应的级联输入。8逻辑函数式中的互补变量是存在竞争条件的变量，该变量变化时可能产生冒险现象。消除竞争冒险的方法有加选通信号、修改逻辑设计增加冗余项、加滤波电容。第五章1双稳态触发器是时序逻辑电路的基本元件。根据激励功能分为 RS、D、JK、T和T触发器。触发器的触发方式分为直接触发、电平触发和边沿触发。直接触发的触发器状

19、态变化只受激励信号控制；电平触发的触发器在使能电平有效时状态随激励功能改变；边沿触发的触发器在CP脉冲信号的有效边沿时状态随激励功能改变。2触发器的特性方程描述了触发条件满足时次态与激励、现态的逻辑关系。D触发器的特性方程Qn+1=D，JK触发器的特性方程，T触发器的特性方程。3计数型触发器的次态方程计数型触发器具有二分频功能，即输出Q的频率是CP频率的一半。4主从JK触发器的一次性变化问题是指在时钟信号为高电平期间主触发器状态只能改变一次。第六章1时序逻辑电路的输出不仅与当前的输入有关，还与其原来的输出状态有关，具有记忆功能。电路含有记忆元件（双稳态触发器），电路中有反馈路径。时序逻辑典型功

20、能电路寄存器、锁存器、计数器、静态随机存储器等。2. 时序逻辑电路根据电路中触发器的时钟控制方式分为同步和异步两种。同步时序电路中所有触发器由同一时钟信号控制，触发器的状态变化是同时进行的。异步时序电路中至少有一个触发器的时钟信号源与其他触发器不同，各触发器的次态是在其自身的时钟控制有效时才会产生，电路的状态变化不同步。3. 从电路输出的控制方式分类，时序逻辑电路可分为米利(Mealy)型时序电路和莫尔(Moore)型时序电路。米利型时序逻辑电路的输出是触发器状态和外部输入控制的组合逻辑函数；莫尔型时序逻辑电路的输出仅受触发器状态控制，与外部输入无关。4. 计数器在数字系统中可以实现计数、状态机、信号分频、定时、延时等功能，移位寄存器在数字系统中可以实现移存型计数、状态机、信号传输方式转换等功能。5集成计数器可以利用输出状态控制反馈清零或反馈置数来减少有效状态数。当计数器的清零或预置控制为异步方式时，产生控制信号的状态为无