基于EDA的FIR滤波器设计

1、1.EDA技术简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设

2、计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算

3、机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。2.芯片介绍 2.1 CPLD的结构和各部分模块 Altera的MAX® II 系列CPLD是有史以来功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的体系结构，在所有CPLD系列中，其单位I/O引脚的功耗和成本都是最低的。随着MAX IIZ的推出，有三种型号产品都使用了同样的创新C

4、PLD体系结构： MAX II CPLD； MAX IIG CPLD ； MAX IIZ CPLD ； 这一瞬时接通的非易失器件系列面向蜂窝手机设计等通用低密度逻辑应用。不但具有传统CPLD设计的低成本特性，MAX II CPLD还进一步提高了高密度产品的功耗和成本优势，这样，您可以使用MAX II CPLD来替代高功耗和高成本ASSP以及标准逻辑CPLD。 如下图是CPLD的结构原理图：GCLRI/O控制模块全局信号GENGCLK图2.1 CPLD的结构原理图由图2.1可以看出CPLD主要由3部分组成： PIA可编程连线阵列； LAB逻辑阵列块； I/OE，I/O块； PIA可编程连线阵列：

5、PIA信号 EEPROM 编辑单元到LAB图2.2 PIA信号布线到LAB的方式不同的LAB通过在可编程连线阵列（PIA）上布线，以相互连接构成所需的逻辑。 LAB逻辑阵列块：共享扩展项提供 的“与非”乘积项局部连线图2.3 LAB结构原理图一个LAB由16个宏单元构成。 I/O控制块：TO PIA快速输入至寄存器（宏单元中）来自宏单元6个全局输入使能信号图2.4 PIA与I/O口之间的连接结构图这个可以根据用户的需要配置为输入、输出或双向管脚，同时，全局信号也由I/OE提供。 2.2 MAX器件系列的高级特性 MAX II CPLD支持高级功能集成，以降低系统设计成本。这一部分介绍

6、MAX II CPLD的高级特性。 .低功耗： 十分之一的功耗(和前一代3.3V MAX器件相比)； 1.8V内核电压降低了功耗，提高可靠性； CPLD业界最低的待机规范，大大延长了电池供电时间； 自动启动/停止功能，CPLD不使用时关断。 .低成本体系结构： 以一半的价格实现四倍的密度(和前一代 MAX 器件相比)； 通过设计，减小了管芯面积，单位I/O引脚成本在业界是最低的。 .高性能： 支持高达300MHz的内部时钟频率； 性能加倍(和3.3-V MAX器件相比 )。 .独特的特性： 板上振荡器和用户闪存； 不需要分立振荡器或者非易失存储器，减少了芯片数量。 .实时在系统可编程

7、能力（ISP）： 器件工作时，可下载第二个设计； 降低了远程现场更新的成本。 .灵活的MultiVolt内核： ； 减少了电源数量，简化了电路板设计。 .并行闪存加载程序宏功能： 提高了板上不兼容JTAG闪存的配置效率； 通过MAX II 器件实现JTAG命令，简化了电路板管理。 .I/O功能： MultiVolt I/O支持和1.5-V、1.8-V、2.5-V以及3.3-V逻辑电平器件的接口； 施密特触发器、可编程摆率和可编程驱动能力提高了信号完整性。 2.3 MAXCPLD的应用 无论是在通讯，消费电子，计算还是工业领域，MAX II CPLD都是进行控制路径应用最好的选择，这些应用都受成

8、本和功耗预算的约束。MAX II器件提供更低的架构、更低的功耗以及更高的密度，使之成为复杂控制应用的最理想的解决方案，包括那些以前不可能采用CPLD的应用。 成本减半 十分之一的功耗 两倍的性能 四倍的密度 这些改进使得设计者能够在一个单一器件内集成多个控制路径应用。3.方案比较方案一： 使用单片通用数字滤波器集成电路，这种电路使用简单，但是由于字长和阶数的规格较少，不易完全满足实际需要。虽然可采用多片扩展来满足要求，但会增加体积和功耗，因而在实际应用中受到限制。方案二： 使用DSP芯片，DSP芯片有专用的数字信号处理函数可调用，实现FIR滤波器相对简单，但是由于程序顺序执行，速度受到限制。而

9、且，就是同一公司的不同系统的DSP芯片，其编程指令也会有所不同，开发周期较长。方案三： 使用可编程逻辑器件：FPGA/CPLD。FPGA有着规整的内部逻辑块整列和丰富的连线资源，特别适合用于细粒度和高并行度结构的FIR滤波器的实现，相对于串行运算主导的通用DSP芯片来说，并行性和可扩展性都更好。FIR滤波器的主要组成模块是乘累加单元(MAC)，如果按照直观结构构造乘法器和系数寄存器来实现会占用大量的逻辑资源，显然不可取。本设计采用基于分布式算法思想的方法来设计FIR滤波器，并在FPGA上实现。4.设计内容 本次设计将利用FPGA实现n=5的FIR滤波器。随着数字信号处理（DSP）技术的发展，数

10、字滤波器得到了越来越广泛的应用，数字滤波器有无限长单位脉冲滤波器（IIR）和有限长单位脉冲响应滤波器（FIR）两大类。FIR滤波器由于其固有的稳定性以及容易实现线性相位特性等优点，在通信、图像传输等众多领域得到了广泛的应用。对于N 阶FIR 滤波器,单位脉冲响应为h(n) ,输入信号为x(n) ,滤波器的输出: （1） 系统函数: （2）由(1)式可知:计算出一个输出值需要N 次乘法和N-1次加法,在要求高阶滤波、高采样率或两者兼有的应用中,所需要的运算量将十分庞大。因此,如何快速有效地得到滤波输出信号,主要取决于滤波器的算法结构和实现方法。滤波器可用直接型结构、级联型结构、频率抽样结构和快速

11、卷积型结构等多种结构实现。频率抽样结构和快速卷积结构中涉及复数运算,计算复杂,不适合在可编程逻辑器件中实现;级联结构虽然零点调整方便,但滤波器系数增加,乘法运算量也相应增加。由式(1)可知, n时刻的输出y(n)仅与n时刻的输入以及过去N-1个输入值有关。因此可以直接画出其网络结构,如图3.1所示,这种结构称为直接型或横向结构。图3.1 直接型FIR滤波器横向结构图在横向结构中,滤波器系数等于滤波器的单位脉冲响应,对于线性相位滤波器,其单位脉冲响应具有奇对称或偶对称特性，即: （3）不失一般性，令h(n)=h(N-1-n),且N为偶数时，则式（1）可化为： （4）此时系统为： （5）滤波器的网

12、络结构见图3.2：图3.2 线性相位滤波器的网络结构图 为了书写方便，令： （6） 则： （7）式(7)计算y( n)需要N/2次乘法,N+2次加法。由于完成一次乘法所需时间远大于一次加法所需时间, 因此总运算量由乘法运算次数表示, 则式(7)的运算量只有式(1)运算量的50% ,结构一样简单明了,系数调整方便。(1) 控制模块根据图3.3的结构,要求控制器有接收复位信号、产生移位脉冲、产生运算控制时钟等功能。因此只需设计一个计数器就可用来控制时序关系。N阶W位FIR滤波器,完成一次序列运算需要经过W个运算控制时钟脉冲,1个移数时钟脉冲,总共需要W+1个时钟脉冲周期,故设计一个W+1进制计数器

13、即可满足要求。图3.3 CPLD实现FIR数字滤波器的结构框图(2) 移数寄存器由W个并行寄存器组构成,每个寄存器组有N个单元,用于存放x(n)、x(n-1) 等输入数据,供位选乘法器调用。在一次运算结束后,原来存放x(n-N+1)的寄存器存入x(n-N+2)数据,依次类推,即相当于输入数据x向前移了一个数。(3) 位选1*W乘法器当运算控制时钟信号到来时,数据h(n)的相应位与x(n)相乘,并把结果送入加法树。(4) 加法树加法树是多个数据同时相加的一种结构,即把所有加数两个一组分别进行相加,各组同时进行,然后把所有和两个一组相加,直至剩下一个数,即为所求和。这种把并行加法结构转换成串并结合

14、的结构完成加法运算,可以节省许多资源,而对速度影响并不大。(5) 移位累加把加法树的结果进行累加移位,完成运算。5.CPLD/FPGA最小系统电路图 5.1 电源模块 +5V电源输入模块 如图4.1所示，USB电源输入电源为+5V，L1为滤波电感，D1为发光二极管，当电源正常工作时发光二极管亮，起电源指示作用。电源+5V接地之间加0.1uF的电容滤波，使电源更加稳定，纹波更小。图4.1 USB电源输入模块原理图 +3.3V电源转换模块 如图4.2所示，USB输入的+5V电压转换成支持CPLD工作的+3.3V电压，通过一个LM1117芯片将+5V转换成+3.3V电压。LM1117是一个低压差电压

15、调节器系列。其压差在1.2V输出，负载电流为800mA时为1.2V。它与国家半导体的工业标准器件LM317有相同的管脚排列。LM1117有可调电压的版本，通过2个外部电阻可实现1.2513.8V输出电压范围。另外还有5个固定电压输出（1.8V、2.5V、2.85V、3.3V和5V）的型号，此处选用3.3V输出的型号。 LM1117提供电流限制和热保护。电路包含1个齐纳调节的带隙参考电压以确保输出电压的精度在±1%以内。LM1117系列具有LLP、TO-263、SOT-223、TO-220和TO-252 D-PAK封装。输出端需要一个至少10uF的钽电容来改善瞬态响应和稳定性。特性提供

16、1.8V、2.5V、2.85V、3.3V、5V和可调电压的型号节省空间的SOT-223和LLP封装电流限制和热保护功能，输出电流可达800mA，线性调整率：0.2% (Max)，负载调整率：0.4%(Max)，温度范围：LM1117：0125，LM1117I：-40125。LM1117还可应用于2.85V模块可用于SCSI-2有源终端、开关DC/DC转换器的主调压器、高效线性调整器、电池充电器、电池供电装置。二极管D3的功能为防止电流倒流烧坏芯片，C5、C6、C7为电压源接地之间的电容，起滤波作用。图4.2+5V电压转换成+3.3V电压的电路图5.2 CPLD EPM7064 CPLD具有编程

17、灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。 本实验中用到选择的芯片为EPM7064,有44个管脚。由于本次设计中用不到很多输入输出管脚，所以选择EPM7064。管脚26为数码管电压输出端。管脚2334为七段显示输出端。37脚位晶振时钟输入脚。

18、管脚26、1、32、7为JTAG下载端。管脚3544为按键输入端。先通过JTAG下载程序到芯片EPM7064,在由按键输入信号到EPM7064,经处理后在从个输出端输出显示控制。CPLD EPM7064的电路原理图如图4.3所示：图4.3 CPLD EPM7064电路原理图 5.3 下载电路 本次实验采用JTAG模式下载，JTAG原理：JTAG的工作原理可以归结为在器件内部定义一个TAP(Test Access Port，测试访问口)，通过专用的JTAG测试工具对内部节点进行测试和调试。 边界扫描(Boundary-Scan)技术的基本思想是在靠近芯片的输入/输出引脚上增加一个移位寄存器单元，

19、也就是边界扫描寄存器(Boundary-Scan Register)。当芯片处于调试状态时，边界扫描寄存器可以将芯片和外围的输入/输出隔离开来。通过边界扫描寄存器单元，可以实现对芯片输入/输出信号的观察和控制。对于芯片的输入引脚，可以通过与之相连的边界扫描寄存器单元把信号(数据)加载到该引脚中去；对于芯片的输出引脚，也可以通过与之相连的边界扫描寄存 器“捕获”该引脚上的输出信号。在正常的运行状态下，边界扫描寄存器对芯片来说是透明的，所以正常的运行不会受到任何影响。这样，边界扫描寄存器提供了一 种便捷的方式用于观测和控制所需调试的芯片。另外，芯片输入/输出引脚上的边界扫描(移位)寄存器单元可以相

20、互连接起来，任芯片的周围形成一个边界扫描链 (Boundary-Scan Chain)。边界扫描链可以串行地输入和输出，通过相应的时钟信号和控制信号，就可以方便地观察和控制处在调试状态下的芯片。边界扫描的优点：通过提供对扫描链I/O的访问，可以消除或极大地消除对电路板上物理测试点的需要，这就会显著节约成本，因为电路板布局更简单、测试夹具更廉价、电路中的测试系统耗时更少、标准接口的使用增加和上市时间更快。除了可以进行电路板测试之外，边界扫描允许在PCB贴片之后，在电路板上对几乎所有类型的CPLD和闪存进行编程，无论尺寸或封装类型如何。在系统编程可通过降低处理、简化库存管理和在电路板生产线上集成编

21、程步骤来节约成本并提高产量。其中，JTAG下载模式的原理图如图4.4：图4.4 JTAG下载模式的电路原理图6.编程实现源程序如下：/*设计目的：FIR 11阶数字滤波器*滤波器参数：采样频率 8KHz，通带截止频率 3.4K Hz，阻带衰减约为10dB；* 输入，输出数据宽度都为8位*/module fir(clk,x,y);/定义X为8位输入，Y为滤波输出input7:0 x;input clk;output15:0 y;reg15:0 y;/* tap【10：0】 分别存储X【10：0】 的中间数 */reg7:0 tap0,tap1,tap2,tap3,tap4,tap5,tap6,t

22、ap7,tap8,tap9,tap10;/*t0=x(0)+x(10);t1=x(1)+x(9),t2=x(2)+x(8),t3=x(3)+x(7),t4=x(4)+x(6),t5=x(5)*/reg7:0 t0,t1,t2,t3,t4,t5;.reg15:0 sum;/*sum = 128*t(n)*h(n)+ */always(posedge clk) begint0<=tap5; t1<=tap4+tap6; t2<=tap3+tap7; t3<=tap2+tap8; t4<=tap1+tap9;t5<=tap0+tap10； sum<=(t1&

23、lt;<4)+t17,t17:1+t17,t17,t17:2+t17,t17,t17,t17:3-(t2<<3)-(t2<<2)+t2-t27,t27,t27:2+(t3<<2)+t3+t37,t37,t37:2+t37,t37,t37,t37,t37:4+t37,t37,t37,t37,t37,t37:5-t4-t47,t47:1-t47,t47,t47,t47:3+t57,t57:1-t57,t57,t57,t57,t57,t57:5+(t0<<7)-(t0<<2)<<2)-(t0<<2)+t07,t

24、07:1+t07,t07,t07:2+t07,t07,t07,t07,t07:4;/*头系数分别为h(0)=0.0036,h(1)=-0.0127,h(2)=0.0417,h(3)=-0.0878,h(4)=0.1318,16+0.5+0.25+0.125 = 16.8758+4-1+0.25 = 11.254+1+0.25+0.00625+0.03125 = 5.343751+0.5+0.125 = 1.6250.5-0.03125 = 0.46875 */tap10<=tap9; tap9<=tap8; tap8<=tap7; tap7<=tap6; tap6<

25、;=tap5; tap5<=tap4; tap4<=tap3; tap3<=tap2; tap2<=tap1; tap1<=tap0; tap0<=x;y<=sum15,sum15,sum15,sum15,sum15,sum15,sum15,sum15:7;/* 输出数据 y = sum/128 */ endendmodule7.仿真及调试 对于理论输出和实际硬件的输出结果分析如下： 理论值的计算公式： 其中本设计的FIR滤波器抽头系数h(n)分别为： h(0)=h(10)=0.0036, h(1)=h(9)=-0.0127, h(2)=h(8)=0.

26、0417, h(3)=h(7)=-0.0878, h(4)=h(6)=0.1318, h(5)=0.8500 实际计算公式： 在本次设计中采用了SD编码方式，如： 注：输出的y值中，以补码表示负数，如：65534为-1的补码。 仿真图形：当输入数据为50时，仿真输出的值分别为：0（补码65535），2，-4（补码65531）6，42，6，-4（补码65531），2，0（补码65535）。仿真结果波形如图7.1所示： 图7.1 仿真结果波形图 当输入x=50时，对于理论输出和实际硬件的输出结果分析如表7.1：理论输出（Y）65535165533443465533165535实际输出（y）6553

27、5265531642665531265535误差n012212210表7.1 理论值与实际值的比较分析结果由表7.1得出实际仿真结果波形如图7.2所示（负数以补码形式给出）： 图7.2 实际仿真波形图当输入x =200时，对于理论输出和实际硬件的输出结果分析比较如表7.2：理论输出（Y）655346553286551726170266551786553265534实际输出（y）65535655301365516301743065516136553065535误差n1251441521表7.2 理论值与实际值的比较分析结果 由表7.2得出实际仿真结果波形图如图7.3所示（负数以补码形式给出）：图