组合逻辑电路

1、（3-1）第四章第四章 组合逻辑电路组合逻辑电路（3-2）相关知识回顾：逻辑运算逻辑运算逻辑门逻辑门第四章第四章 组合逻辑电路组合逻辑电路与与或或非非异或异或同或同或非门非门与门与门或门或门与非门与非门或非门或非门异或门异或门同或门同或门本章任务：1.1.组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法2.2.常用组合逻辑模块的使用常用组合逻辑模块的使用由逻辑由逻辑门组成门组成（3-3）第四章第四章 组合逻辑电路组合逻辑电路 4.1 概述概述 4.2 组合逻辑电路分析组合逻辑电路分析 4.3 利用小规模集成电路设计组合电路利用小规模集成电路设计组合电路 4.4 几种常用的中规模组件几种

2、常用的中规模组件 4.5 利用中规模组件设计组合电路利用中规模组件设计组合电路 4.6 冒险与竞争冒险与竞争（3-4）逻辑电路逻辑电路组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路现时的输出仅取现时的输出仅取决于现时的输入决于现时的输入除与现时输入有除与现时输入有关外还与原状态关外还与原状态 有关有关 4.1 概述概述（3-5）1.由给定的逻辑图写出逻辑关系表达式。由给定的逻辑图写出逻辑关系表达式。分析步骤：分析步骤：2.用逻辑代数或卡诺图对逻辑表达式进用逻辑代数或卡诺图对逻辑表达式进行化简。行化简。3.列出输入输出状态真值表并得出结论。列出输入输出状态真值表并得出结论。电路电路 结构结构输

3、入输出之间输入输出之间的逻辑关系的逻辑关系 4.2 组合逻辑电路分析组合逻辑电路分析（3-6）例：分析下图的逻辑功能。例：分析下图的逻辑功能。 &ABFABABBABABABABAFBABABABA11（3-7）A B F 0 0 1 0 1 0 1 0 0 1 1 1 真值表真值表相同为相同为“1”不同为不同为“0”同或门同或门=1ABBABAFABF=或或（3-8）例：分析下图的逻辑功能。例：分析下图的逻辑功能。 &ABFBAABABBABBAABAFBBAABABBAABA）（）（BABA（3-9）A B F 0 0 0 0 1 1 1 0 1 1 1 0 真值表真值表相

4、同为相同为“0”不同为不同为“1”异或门异或门=1BABABAF（3-10）步骤：步骤：根据要求设计出实际逻辑电路根据要求设计出实际逻辑电路确定输入、输出确定输入、输出列出真值表列出真值表写出表达式写出表达式并简化并简化画逻辑电路图画逻辑电路图形式变换形式变换根据设计所用根据设计所用芯片要求芯片要求选择所需选择所需门电路门电路根据设根据设计要求计要求分析题意，将设计分析题意，将设计要求转化为逻辑关要求转化为逻辑关系，这一步为设计系，这一步为设计组合逻辑电路的关键组合逻辑电路的关键4.3 组合逻辑电路设计组合逻辑电路设计（3-11）例：设计三人表决电路（例：设计三人表决电路（A、B、C）。每人）

5、。每人一个按键，如果同意则按下，不同意则不按。一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，结果用指示灯表示，多数同意时指示灯亮，否则不亮。否则不亮。1.首先指明逻辑符号取首先指明逻辑符号取“0”、“1”的含义的含义。三。三个按键个按键A、B、C按下时为按下时为“1”，不按时为，不按时为“0”。输出量为输出量为 F，多数赞成时是，多数赞成时是“1”，否则是，否则是“0”。2.根据题意列出逻辑状态表根据题意列出逻辑状态表。（3-12）A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1

6、1 1 1 逻辑状态表逻辑状态表3.画出卡诺图：画出卡诺图：（3-13）用卡诺图化简用卡诺图化简ABC000111100100100111ABACBCCABCABF（3-14）4.根据逻辑表达式画出逻辑图。根据逻辑表达式画出逻辑图。CABCABF& 1&AB BCF（3-15）CABCABCABCAB&ABCFCABCABF若用与非门实现若用与非门实现（3-16）3.4.1 编码器编码器所谓所谓编码编码就是赋予选定的一系列二进制代就是赋予选定的一系列二进制代码以固定的含义。码以固定的含义。n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种不种不同的组合，

7、可以表示同的组合，可以表示2n个信号。个信号。二进制编码器二进制编码器将一系列信号状态编制成二进制代码。将一系列信号状态编制成二进制代码。4.4 几种常用的组合逻辑组件几种常用的组合逻辑组件（3-17）例：用与非门组成例：用与非门组成三位二进制编码器三位二进制编码器- 八线八线 - 三线编码器三线编码器设八个输入端为设八个输入端为I1 I8，八种状态，与之对，八种状态，与之对应的输出设为应的输出设为F1、F2、F3，共三位二进制数。，共三位二进制数。设计编码器的过程与设计一般的组合逻辑设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻电路相同，首先要列出状态表，然后写出

8、逻辑表达式并进行化简，最后画出逻辑图辑表达式并进行化简，最后画出逻辑图。（3-18）I1 I2 I3 I4 I5 I6 I7 I8 F3 F2 F1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 真值表真值表86421IIIIF8642IIII87432IIIIF 87653IIIIF （3-

9、19）I1I2I3I4I5I6I7I8&F3F2F13-8译码器逻辑图译码器逻辑图（3-20）3.4.2 译码器译码器译码是编码的逆过程，即将某个二进制译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。翻译成电路的某种状态。（1）二进制译码器）二进制译码器将将n种输入的组合译成种输入的组合译成2n种电路状态。种电路状态。也叫也叫n-2n线译码器。线译码器。译码器的输入：译码器的输入：一组二进制代码一组二进制代码译码器的输出：译码器的输出：一组高低电平信号一组高低电平信号（3-21）&1Y0Y2Y3YA1A0S2-4线译码器线译码器74LS139的内部线路的内部线路输入输入

10、输出输出片选控制端片选控制端（3-22）74LS139的功能表的功能表 A1 A0 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 S0Y1Y2Y3Y“”表示低电平有效。表示低电平有效。（3-23）片选控制端片选控制端的两个作用：的两个作用：（1）消除译码器输出尖峰干扰）消除译码器输出尖峰干扰EN端正电平的出现在端正电平的出现在A0-A2稳定之后；稳定之后；EN端正电平的撤除在端正电平的撤除在A0-A2再次改变之前。再次改变之前。 （2）逻辑功能扩展）逻辑功能扩展 例：用例：用24译码器构成译码器构成3

11、8译译码器。码器。 避免避免A0-A2在变在变化过程中引起输化过程中引起输出端产生瞬时负出端产生瞬时负脉冲。脉冲。（3-24）例：利用例：利用2-4线译码器分时将采样数据送入计算机。线译码器分时将采样数据送入计算机。0Y1Y2Y3Y0A1AS2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线（3-25）000全为全为1工作原理工作原理：（以：（以A0A1=00为例）为例）数据数据0Y1Y2Y3Y0A1AS2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线脱离总线脱离总线（3-26）例：用例：

12、用2-4线译码器组成线译码器组成3-8线译码器。线译码器。利用片选控制端实现地址输入端的扩展。利用片选控制端实现地址输入端的扩展。1Y041Y151Y261Y371A21B31G1U1A74LS139D2Y0122Y1112Y2102Y392A142B132G15U1B74LS139DU2A74LS04D21A2A1A0Y2Y1Y0Y3Y4 Y5 Y6 Y7（3-27）（2）显示译码器）显示译码器二二-十进十进制编码制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用

13、到显示译码器显示译码器。（3-28）显示器件显示器件： 常用的是常用的是七段显示器件七段显示器件abcdefg（3-29）显示器件显示器件： 常用的是常用的是七段显示器件七段显示器件abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e（3-30）3.4.3 加法器加法器1 1 0 11 0 0 1+举例：举例：A=1101, B=1001, 计算计算A+B011010011（3-31）加法运算的基本规则加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的相加，不需）最低位是两个数最低位的相加，不需考虑进位

14、。考虑进位。（3）其余各位都是三个数相加，包括加数、）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。被、加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、）任何位相加都产生两个结果：本位和、向高位的进位。向高位的进位。（3-32）（1）半加器：）半加器： 半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。进位。A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表（3-33）A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值

15、表BABABASABC （3-34）逻辑图逻辑图半加器半加器ABCS逻辑符号逻辑符号=1&ABSC （3-35）（2）全加器：）全加器：an-加数；加数；bn-被加数；被加数；cn-1-低位的进低位的进位；位；sn-本位和；本位和；cn-进位。进位。逻辑状态表见下页逻辑状态表见下页 相加过程中，既考虑加数、被加数又考相加过程中，既考虑加数、被加数又考虑低位的进位位。虑低位的进位位。（3-36）an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 1

16、1nnnnnncbabacbabasnnnnn)()(nnnnnnnbacbabacn1)(（3-37）anbncn-1sncn全加器全加器逻辑图逻辑图逻辑符号逻辑符号学生自己完成逻辑电路学生自己完成逻辑电路（3-38）（1）串行进位加法器）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进位二进制数相加。制数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：CICI0 0=0=0和进位应用举例：应用举例：（3-39）（2）超前进位加法器）超前进位加法器进位位直接由加数、被加数和最低位进位位进位位直接由加数、被加数和最低位进位位CI0形成。形成。

17、直接形成进位（3-40）3.4.4 数字比较器数字比较器比较器的分类：比较器的分类：（1）仅比较两个数是否相等。）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比）除比较两个数是否相等外，还要比较两个数的大小。较两个数的大小。第一类的逻辑功能较简单，下面重第一类的逻辑功能较简单，下面重点介绍点介绍第二类第二类比较器。比较器。（3-41）（1）一位数值比较器）一位数值比较器输入输入 输出输出 A B AB A=B AB A=B ABABA=B逻辑图逻辑图逻辑符号逻辑符号A=B&=1ABAB （3-44）（2）多位数值比较器）多位数值比较器比较原则：比较原则：A. 先从高位比起先

18、从高位比起,高位大的数值一定大。高位大的数值一定大。B. 若高位相等若高位相等,则再比较低位数则再比较低位数,最终结最终结果由低位的比较结果决定。果由低位的比较结果决定。请根据这个原则设计一请根据这个原则设计一下，下，每位的比较每位的比较应包括几应包括几个输入、输出？个输入、输出？（3-45）3.4.5 数据选择器数据选择器从一组数据中选择一路信号进行传输的电从一组数据中选择一路信号进行传输的电路，称为路，称为数据选择器数据选择器。A0A1D3D2D1D0W控制信号控制信号输入信号输入信号输出信号输出信号数据选择数据选择器类似一器类似一个多投开个多投开关。选择关。选择哪一路信哪一路信号由相应号

19、由相应的一组控的一组控制信号控制信号控制。制。（3-46）从从n个数据中选择一路传输，称为个数据中选择一路传输，称为一位一位数据选择器数据选择器。从。从m组数据中各选择一路传输，组数据中各选择一路传输，称为称为m位数据选择器。位数据选择器。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信号控制信号四二选一选择器四二选一选择器（3-47）四选一集成数据选择器四选一集成数据选择器74LS153输入输入 输出输出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 E功能表功能表控制端控制端（3-48）八选一集成数据选择器八选一集成数据选择器74L

20、S151输输入入 输输出出 A2 A1 A0 Y 1 0 1 000111 0 D0D7 E功能表功能表Y0D7D （3-49）用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7EA0A1A2YD0D7EA0A1A2Y&A0A2A2A3D8D15 D0D7 =0D0 D7=1D0 D7（3-50）用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7EA0A1A2YD0D7EA0A1A2Y&A0A2A2A3D8D15 D0D7 =1D8 D15=1D8 D15（3-51）中规模组件都是为了实现专门的逻中规模组件都是为了实现专门

21、的逻辑功能而设计，但是通过适当的连接，辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减用中规模组件设计逻辑电路，可以减少连线、提高可靠性。少连线、提高可靠性。下面介绍用选择器和译码器设计组合下面介绍用选择器和译码器设计组合逻辑电路的方法。逻辑电路的方法。 3.5 利用中规模组件设计组合电路利用中规模组件设计组合电路（3-52）（1）用数据选择器设计逻辑电路）用数据选择器设计逻辑电路输入输入 输出输出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 E四选一选择器功能表四选一选择器功

22、能表)()()()(013120100101AADAADAADAADW时：0E类似三变量函数的表达式！类似三变量函数的表达式！（3-53）例：例：利用四选一选择器实现如下逻利用四选一选择器实现如下逻辑函数。辑函数。AGGARGARGARY与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较)()()()(013120100101AADAADAADAADW可以令：可以令：0AA 1AG RDD10RD 2变换变换）（）（）（GAAGRAGRAGRY1)(13D（3-54）D0D1D2D3A0A1WAGRY“1”E接线图接线图74LS153（3-55）用用n位输入的数据选择器，可以产生位输

23、入的数据选择器，可以产生任何一种输入变量数不大于任何一种输入变量数不大于n+1的组的组合逻辑函数。合逻辑函数。设计时可以采用函数式比较法。控设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以制端作为输入端，数据输入端可以综合为一个输入端。综合为一个输入端。（3-56）例：例：试用试用 74LS13874LS138和与非门构成一位全加器。和与非门构成一位全加器。解解: :全加器的最小项表达式应为全加器的最小项表达式应为742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7),4 ,2 ,(1 m Ci+1 = )

24、7 ,6 ,5 , 3( m（2）用译码器设计多输出逻辑电路）用译码器设计多输出逻辑电路（3-57）742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmC74LS13874LS138（3-58）n-2n 线译码器，包含了线译码器，包含了n变量所有的变量所有的最小项。加上或门或与非门，可以最小项。加上或门或与非门，可以组成任何形式的输入变量小于组成任何形式的输入变量小于n的组的组合逻辑函数。合逻辑函数。（3-59）模块化设计总结模块化设计总结选择合适的集成电路；选择合适的集成电路；减少电路所需的模块总数；减少电路所需的模块总数；降低

25、成本；降低成本；提高电路可靠性。提高电路可靠性。（1 1）根据电路的逻辑功能要求）根据电路的逻辑功能要求画出电路结构框图画出电路结构框图，且按，且按 功能将其划分成若干个子方框。功能将其划分成若干个子方框。（2 2）根据各子功能框的要求，）根据各子功能框的要求，选用合适的选用合适的MSIMSI或或LSILSI。（3 3）根据实际情况，有时需按传统设计方法）根据实际情况，有时需按传统设计方法设计出相关设计出相关 的接口电路和外围辅助电路。的接口电路和外围辅助电路。设计步骤：设计步骤：设计原则：设计原则：（3-60） 例：设计一个将例：设计一个将8421BCD码转换成余码转换成余3BCD码的码组转

26、换器。码的码组转换器。（2）采用与逻辑电路输出端等同数量的数据选择器采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）。且附加门（本题需用四个选择器）。（3）采用采用译码器译码器附加相应数量门（本题需一块附加相应数量门（本题需一块4 4线线-16-16线译线译 码器和四个门）。码器和四个门）。（5）采用采用ROMROM和可编程逻辑器件（后续章节学习）。和可编程逻辑器件（后续章节学习）。经比较，采用第经比较，采用第(4)(4)种方法最经济合理。种方法最经济合理。（1 1）利用经典的传统设计法，用）利用经典的传统设计法，用SSISSI实现。实现。（4）采用一块四位二进制加法器

27、。采用一块四位二进制加法器。（3-61）一、冒险与竞争一、冒险与竞争竞争：竞争：冒险：冒险：在组合电路中，信号经由不同的途径达到某一会合点在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。的时间有先有后。由于竞争而引起电路输出发生瞬间错误现象。表现为由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。输出端出现了原设计中没有的窄脉冲，常称其为毛刺。 3.6 冒险与竞争冒险与竞争（3-62）二、竞争与冒险的判断二、竞争与冒险的判断代数法：代数法：当函数表达式可以表示为当函数表达式可以表示为 或或 的形式时的形式时卡诺图法：卡诺图法：如函数卡诺

28、图上为简化作的圈相切，且相切处又无如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。其他圈包含，则可能有险象。如图所示电路的卡诺图两圈相切，故有险象。如图所示电路的卡诺图两圈相切，故有险象。AAAA.（3-63）三、冒险现象的消除三、冒险现象的消除1. 1. 利用冗余项利用冗余项 如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。就能消除冒险。（3-64）三、冒险现象的消除三、冒险现象的消除1. 1. 利用冗余项利用冗余项. 吸收法吸收法 在输出端加小电容在输出端加小电容C C可消除毛刺如下图所示。但是输出波形可消除毛刺如下图所示。但是输出波形的前后沿将变坏的前后沿将变坏, , 在对波形要求较严格时，应再加整形电路。在对波形要求较严格时，应再加整形电路。（3-65）. .取样法取样法1.1. 利用冗余项利用冗余项. . 吸收法吸收法 电路稳定后加入取样脉冲，在取样脉冲作用期间输出的