公共汽车智能语音报站系统

1、【精品文档】如有侵权，请联系网站删除，仅供学习与交流公共汽车智能语音报站系统.精品文档.课题：公共汽车智能语音报站系统一、设计内容1基本要求：采用复杂可编程逻辑器件设计一个功能完善、具有实用价值的智能语音报站系统，通过按键控制可以用语音播报公共汽车所有的到站信息和下一目标站的信息，甚至在站间还可任意穿插简短的广告信息和城市文明规范，给乘客提供轻松、健康的乘车环境。2提高要求：具有站位显示和人性化的录音操作功能。二、技术要求1语音信息分17段以上，至少保证9站线路的语音播报信息的存储；2能按报站要求任意组合放音；3具有正报、反报、重报、回退、复位功能（其中回退为提高要求）；4有加、减、正反选择、

2、重复、清零、录音、放音、地址选择等按键或DIP开关；5输出不失真功率大于125mW；6能实现指定地址人工控制长度的录音；7能用LED指示当前站的位置(提高要求)；8每次播报时，每条信息必须播报两次；9具有在系统编程功能；三、设计原理1. ISD1420单片20秒高保真语音录放ICISD1420为美国ISD公司出品的单片语音录放电路。内部电路由振荡器、语音存储单元、前置放大电路、抗干扰滤波器和输出放大器组成。最小的录放系统仅由一个麦克风、一个喇叭、两个按钮、一个电源和少数电阻电容组成。录音内容存入E2PROM永久存储单元，具有零功率信息存储功能，这个独一无二的方法是借助于美国ISD公司的专利直接

3、模拟存储技术（DAST TM）实现的。利用它，语音和音频信号被直接存储，以其原本的模拟形式进入E2PROM存储器。直接模拟存储允许使用一种单片固体电路方法完成其原本语音的再现，不仅语音音质优美，而且具有断电语音保护功能。 特点：所需外围元件少，电路简单，操作方便。采用直接模拟量存贮技术DAST（Direct Analog Strorage Technology），再现优质原声，没有常见的背景噪声。零功率信息存贮，省掉备用电源。信息可保存10年以上，可反复录放达10万次之多。语音固化无需专用编程或开发装置。较强的选址能力，可把存储器分成160段来进行管理。具有自动省电模式，此时仅需0.5

4、1;A的保持电流。单一电源供电。 电气特性：工作电压VDD：5V.静态电流ISTB：典型值 0.85µA，最大值为2µA.工作电流IOP：典型值15mA,最大值30mA 电路图形符号及管脚功能说明图1 电路图形符号各管脚功能如下：名称管脚功能名称管脚功能A0A516地址ANA OUT21模拟输出A6、A79、10地址（MSB）ANA IN20模拟输入VCCD28数字电路电源AGC19自动增益控制VCCA16模拟电路电源MIC17麦克风输入VSSD12数字地MIC REF18麦克风参考输入VSSA13模拟地PLAYE24放音（边沿触发）SP+、-14、15喇叭输出+、-REC

5、27录音XCLK26外接定时器（可选）RECLED25发光二极管接口NC7、8、11、22空脚PLAYL23放音（电平触发）各管脚功能描述如下：1).A0A7地址输入端。ISD1410除A3，其余均为空脚(NC)。ISD1420的地址输入端具有两个功能：作为信息地址线用(A0A7LOW)；作为操作模选择用(A6和A7HIGH)。2).MIC驻极体话筒输入端。驻极体话筒通过电容C将音频信号耦合到该输出端，C的电容值与该端内阻(10K)决定ISD1420通频带下限频率。3).MIC REF驻极体话筒参考输入端。4).ANA IN模拟信号输入端。该端经C、R与ANA OUT端相连，语音通频带下限频率

6、取决于C、R和该端输入阻抗(2.7k)，除MIC端，该端亦可作为模拟信号输入端。5).ANA OUT来自驻极体话筒的输入信号被放大输出至该端，前置放大器的电压增益取决于AGC电平，对于小信号输入电平，其最大增益为24dB。6).AGC自动增益控制端。AGC可动态地调整前置放大器增益，而且可扩展加大MIC输入端的非失真信号的范围。AGC的响应时间是由AGC内阻抗(5k)和外部电容C来决定的；释放时间是C和R的RC时间常数决定的。7).SP、SP喇叭输出端。该端可直接驱动16喇叭，可利用单端输出驱动喇叭，也可采用双端输出驱动喇叭。双端输出信号的功率是单端的四倍。单端输出则需要该脚与喇叭之间串接10

7、0F的交流耦合电容。8).XCLK外接时钟振荡端。该端在实际应用中通常接地，如果需要更高的计时精度，该端可外接时钟电路。9).RECLED发光二极管接口。当录音时，该端输出低电平，发光二极管LED亮。当录音停止或存储器录满时，LED熄灭。10).PLAYE边沿触发放音控制端。当该端输入一低脉冲，电路即进入放音状态，直到结束，电路自动进入准备状态。11).PLAYL电平触发入音控制端。当该端电平变低并保持，电路进入放音状态，放音结束后电路进入准备状态。12).REC录音触发端。录音期间该端必须一直保持低电平。REC键优先于PLAYE或PLAYL其中一个放音键。如果在放音期间，遇REC接低电平，放

8、音立即停止，自动进入录音状态。13).VSSD、VSSA数字地和模拟地。14).VCCD、VCCA数字电路电源正端和模拟电路电源正端。 操作模式应用ISD1420地址输入端具有双重功能，根据地址中的A6、A7的电平状态决定A0A7的功能。如果A6、A7有一个低电平，A0A7输入全解释为地址位，作为起始地址用，此时地址线仅作为输入端，在操作过程中不能输出内部地址信息。根据PLAYE、PLAYL或REC的下降沿信号，地址输入被锁定。如果A6、7同为高电平时，它们即为模式位。 使用操作模式有两点要注意：1）所有初始操作都是从0地址开始。0地址是ISD1420存储空间的起始端，后面的操作可模拟模式的不

9、同，而从不同的地址开始工作。当电路中录放音转换将进入省电状态时，地址计数器复位为0。2）当PLAYE、PLAYL或REC变为低电平，同时A6、A7为高电平时，执行地址线所对应的操作模式。这种操作模式一直执行到下一个低电平控制输入信号出现为止。操作模式可以与微控制器一起使用，也可用硬件连线得到所需系统操作。A0：信息检索（仅用于放音工作状态）。不知道每个信息的实际地址，A0使操作者快速检索每条信息，A0每输入一个低脉冲，可使利内部地址计数器跳到下一个信息。这种模式仅用于放音工作，通常与A4操作同时应用。A1：用于删除EOM标志（仅用于录音工作状态）。A1可使录入的分段信息成为连续的信息，使用A1

10、可删除掉每段中间信息捷的EOM标志，仅在所有信息后留一个EOM标志。当这个操作模式完成时，录放的所有信息就作为一个连续的信息放出。A3：用于循环重放信息（仅用于放音工作状态）。A3可使存于存储空间始端的信息自动地连续重放。一条信息可以完全占满存储空间，那么循环就可以众头至尾进行工作，并由始至终反复重放。A4：连续寻址。在正常操作中，当一个信息放完，遇到一个EOM标志时，地址计数器就会复位。A4可防止地址计数器复位，使得信息连续不断地放出。A2、A5： 未用2 语音典型电路图图2 ISD1420典型应用电路3. 语音芯片的分段存储设计为了能正确地进行语音播报，必须将20秒的语音芯片分段存储所需的

11、内容，然后根据每条播报信息的要求组合后进行播报。根据分析，一个全长九站的线路，语音信息分18段存储即可，分段表如下：地址(二进制)地址(十进制)单元数时间长度(s)内容00-010-120.25空白02-072-760.75“前往”08-0F8-1581“小龙坎”10-1716-2381“石桥铺”18-1F24-3181“歇台子”20-2732-3981“石油路”28-2F40-4781“大坪”30-3748-5581“鹅岭公园”38-3F56-6381“两路口”40-4764-7181“解放碑”48-4F72-7981“终点站”50-5780-8781“所有”58-5F88-9581“到了”

12、60-6796-10381“下一站”68-6F104-11181“需要在”70-81112-129243“下车的乘客请下车”74-81*116-129243“（下车）的乘客请下车”82-87116-129243“沙坪坝”88-9F136-159243“的乘客请做好准备”其中74-81是70-81的子集，属于同一个存储段。4. 控制电路CPLD设计系统的几乎所有控制逻辑均由CPLD实现，其逻辑框图如图3所示。图3 CPLD控制逻辑框图其中ADD是加计数按键输入；CLEAR是复位输入；REPEAT是重复播报按键输入；CLK16MHz是时钟输入端，信号频率为16MHz；PLAY_END是ISD142

13、0的放音结束信号，该信号是低有效；P_N_SELECT是方向选择输入端，当该输入端为低电平时，播报信息是正向播报，反之，当为高电平时，播报信息是逆向播报；SUB是减计数按键输入。PLAY_E是触发语音播放的输出端；A7:0是地址输出端，用于给语音芯片播放时提供语音地址；BCD3:0是驱动显示译码的输出端，用于同步显示汽车到站信息。CPLD控制逻辑电路的内部结构如图4所示。系统工作控制过程如下：汽车正向行驶时将P_N_SELECT置为低电平，当需要播报语音信息时，按下ADD键即可。注意，每按一次ADD键，播报的语音信息就自动加1，并立即播报两次，所以正常情况下只需按ADD键即可。如果出现堵车等特

14、殊情况，需要再次播报已经播报过的信息，驾驶员只需按下REPEAT键即可，该键可任意次重复执行。如果出现汽车站点与播报信息错位的情况，则可以通过连续按ADD键快进或连续按SUB键快退进行调整。时钟信号的作用是用于产生按键去抖动的50Hz信号和延时用的1kHz信号。PLAY_END输入端不是一个按键输入，而是语音芯片的输出端，是低有效，该信号有效时表示当前播报的一段语音信息已经结束，利用该信息去触发下一段语音信息的播报，就可以使需要播报的一条完整的语音信息连续流畅地播放出来。一条完整的语音信息由8段组成，如果每一条语音信息播报两次，则需要一个16进制的计数器，如图中的COUNT_16模块，也就是图

15、中的I20。图4 CPLD控制逻辑顶层电路图一条语音信息连续播放的原理如下：任何时候只要按下ADD、SUB、REPEAT、CLEAR四个键中的一个，由于七输入或门I35的作用都会触发一次语音的播报，且存储语音信息的高5位地址已经确定，其中ADR7由P_N_SELECT确定，ADR6:3由双向计数器COUNT16_U_D确定，所以按键ADD可以使ADR6:3加1以指向下一条语音信息地址表的存储位置，同理按键SUB可以使ADR6:3减1以指向上一条语音信息地址表的存储位置，而REPEAT将不改变ADR6:3以指向当前条语音信息地址表的存储位置，按键CLEAR可以使ADR6:3全为0以指向第一条语音

16、信息地址表的存储位置。按键ADD、SUB、REPEAT、CLEAR都有3个功能，第一个功能是前面讲的修改ADR6:3，第二个功能是使16进制计数器I20清零以便从该条信息的第1段开始播放，第三个功能是通过I35产生语音播放信号PLAY_E，该信号连接到语音芯片的边沿触发放音控制端PLAYE，使语音芯片开始播放语音信息。当第1段语音信息播放完后，ISD1420将输出PLAY_END信号，PLAY_END信号作为16进制计数器的CLK输入端将使I20计数为0001，该计数器的低3位输出作为存储器的低3位地址输入将指向当前条语音信息的第2段，同时PLAY_END信号通过I32延时后经I35还将产生语

17、音播放信号PLAY_E，该信号作用于语音芯片ISD1420后又使语音芯片开始播放语音信息，但这次播放的是第2段语音信息。I32延时的目的是保证在PLAY_E信号有效时，PLAY_END已经使16进制计数器完成计数。以此类推，第2段播放完成后又将播放第3段、第4段直到第8段。当第8段播放完后I20的输出为1000，由于计数器的最高位未用，所以语音播放又将从该条的第1段重复播放，接下来是第2段、第3段直到第8段。当第二次的第8段播放完后I20的输出变为0000，因此16进制计数器产生的进位信号CO将屏蔽PLAY_END，使语音播放停止。这样就达到了每条语音信息重复播放两次的目的。值得注意的是，七输

18、入或门I35除了对ADD、SUB、REPEAT、CLEAR和PLAY_END敏感外，它还有两个输入端，分别接的是16进制双向计数器的CO与BO，正常工作时CO与BO都为0，所以不产生任何影响，但当16进制计数器产生了进位CO或借位BO时，将封锁I35使之不能产生PLAY_E信号，即当汽车运行到终点站后，语音播报就将停止，这样就可防止语音播报器又从头播报。因为这样的播报是错误的。正确的播报应该是改变播报的方向重新播报。因此，只有当按下CLEAR键后，CO或BO才会消失，语音播报才会重新正常地工作。(1) 16进制双向计数器COUNT16_U_D该模块有3个输入信号和三个输出信号，其中一个输出信号

19、为逻辑向量输出信号。该逻辑向量输出信号为Q3.0，它是16进制计数器的BCD码输出信号，由4位BCD码组成，代表计数器的计数值。另两个输出信号分别是进位输出信号CO和借位输出信号BO。每当加计数从1111变为0000后就使进位输出CO为高电平，每当减计数从0000变为1111后就使借位输出BO为高电平。CP_D是减法计数器的计数输入信号，CP_U是加法计数器的计数输入信号，RD是高有效计数器异步清零信号。16进制双向计数器的工作时序如图5所示。从图中可以看出计数器是双向计数的，在CP_U的作用下是加计数，在CP_D的作用下是减计数，并且不管是加计数还是减计数只要产生了进位信号CO或借位信号BO

20、计数器都将停止计数，直到异步清零信号RD有效后，才会重新开始计数。图5 16进制双向计数器工作时序(2) 16进制计数器COUNT_16该模块有两个输入信号和两个输出信号，其中一个输出信号为逻辑向量输出信号。该逻辑向量输出信号为Q3.0，它是16进制计数器的BCD码输出信号，由4位BCD码组成，代表计数器的计数值。另一个输出信号是进位输出信号CO。每当计数到1111后就使进位输出CO为低电平。clk是计数器的计数输入信号，clear是高有效计数器异步清零信号。16进制计数器的工作时序如图6所示。图6 16进制计数器工作时序(3) 按键处理KEYIN该模块有4个输入信号和三个输出信号，其中一个输

21、入信号为时钟输入信号，其余三个输入信号为按键输入，即key1、key2和key3。输出信号out1、out2和out3分别是三个输入信号的延时去抖动输出信号。延时的长短与输入时钟的周期有关。按键处理的工作时序如图7所示。从图中可以看出按键的抖动被彻底地去掉了。通常按键的抖动时间不大于10ms，因此为去抖动目的输入时钟信号的频率可取50Hz，如本例中的I7和I28，而如果仅仅是延时目的，则输入时钟的频率只与所需延时的长短有关，如本例中的I32。图7 按键处理模块工作时序图(4) 分频模块COUNT_X该模块有一个输入信号和两个输出信号，输入信号为16MHz时钟输入信号，输出信号为系统所需的1kH

22、z和50Hz信号，即CLK1kHz、CLK50Hz。通常按键的抖动时间不大于10ms，因此为去抖动目的输入时钟信号的频率可取50Hz，延时输入时钟的频率只与所需延时的长短有关，如本例中选用延时输入时钟的频率为1kHz。分频模块的工作时序如图8所示。图8 分频模块工作时序图(5) 256字节只读存储器ROM256´8该模块有三个输入信号和一个输出信号，其中两个输入信号为存储器使能信号g1和g2，另一个输入信号为存储器地址输入信号，即ADR7:0，此为8位逻辑向量，因此存储器的寻址能力为256，即存储器有256个存储单元。输出信号为8位宽度的数据输出。本系统中存储器用于存储语音信息播放时

23、的分段地址。语音芯片ISD1420的分段地址为8位，所以这里设计的存储器的数据宽度也为8位。存储器模块的工作时序如图9所示。图9 存储器模块工作时序图存储器分配原理是这样的，根据分析，每一条播报信息可以又8段组成，因此每一条语音信息占用8个存储单元，这8个存储单元分别存储8段语音信息的在语音芯片中的存储地址。总共9个站，除去起点站外，需要播报的只有8个站。由于每个站需要播报两次，因此共需报站16次。第一次播报在汽车离开上一站的时候，告诉乘客下一站是什么站，提醒需要下车的乘客作好准备，第二次播报在汽车到站以后，告诉乘客什么站已经到了，该下车的乘客请下车。从上面的分析可见，汽车从起点站运行到终点站

24、的过程中，需要播报16条信息，每条信息由8段组成，因此共需要16´8=128个存储单元。汽车运行到终点站后，还会原路返回。如果将前面运行的线路定义为正向行驶，那么原路返回的运行线路就定义为反向行驶。由于反向行驶时播报的内容和顺序不能与正向行驶的公用，因此反向行驶的播报内容也必须单独存储，所以，整个系统所需存储器容量为256字节。如下是只读存储器存储内容分配表，正向播报时ADR7=0，所以占用的是低128个存储器单元，反向播报时ADR7=1，所以占用的是高128个存储器单元。ADR6:3为0000时唯一确定了8个存储器单元，这8个单元由低3位地址ADR2:0确定。下面的表中每一行括号中

25、的8个数值就是在ADR7和ADR6:3确定后的一条播报语音信息中组合的8段语音段的地址表。其中的“”表示空白语音，用于停顿。正向播报ADR7=0ADR6:3:0000-(0 96 8 0 2 0 8 136) “下一站”“小龙坎” “前往” “小龙坎”“的乘客请做好准备”ADR6:3:0001-(0 8 88 0 104 8 0 112) “小龙坎”“到了” “需要在”“小龙坎” “下车的乘客请下车”ADR6:3:0010-(0 96 16 0 2 0 16 136) “下一站”“石桥铺” “前往” “石桥铺”“的乘客请做好准备”ADR6:3:0011-(0 16 88 0 104 16 0

26、112) “石桥铺”“到了” “需要在”“石桥铺” “下车的乘客请下车”ADR6:3:0100-(0 96 24 0 2 0 24 136) “下一站”“歇台子” “前往” “歇台子”“的乘客请做好准备”ADR6:3:0101-(0 24 88 0 104 24 0 112) “歇台子”“到了” “需要在”“歇台子” “下车的乘客请下车”ADR6:3:0110-(0 96 32 0 2 0 32 136) “下一站”“石油路” “前往” “石油路”“的乘客请做好准备”ADR6:3:0111-(0 32 88 0 104 32 0 112) “石油路”“到了” “需要在”“石油路” “下车的乘客

27、请下车”ADR6:3:1000-(0 96 40 0 2 0 40 136) “下一站”“大坪” “前往” “大坪”“的乘客请做好准备”ADR6:3:1001-(0 40 88 0 104 40 0 112) “大坪”“到了” “需要在”“大坪” “下车的乘客请下车”ADR6:3:1010-(0 96 48 0 2 0 48 136) “下一站”“鹅岭公园” “前往” “鹅岭公园”“的乘客请做好准备”ADR6:3:1011-(0 48 88 0 104 48 0 112) “鹅岭公园”“到了” “需要在”“鹅岭公园” “下车的乘客请下车”ADR6:3:1100-(0 96 56 0 2 0 5

28、6 136) “下一站”“两路口” “前往” “两路口”“的乘客请做好准备”ADR6:3:1101-(0 56 88 0 104 56 0 112) “两路口”“到了” “需要在”“两路口” “下车的乘客请下车”ADR6:3:1110-(0 96 72 0 64 0 80 136) “下一站”“终点站” “解放碑” “所有”“的乘客请做好准备”ADR6:3:1111-(0 72 64 0 88 0 80 112) “终点站”“解放碑” “到了” “所有”“（下车）的乘客请下车”反向播报：ADR7=1ADR6:3:0000-(0 96 56 0 2 0 56 136) “下一站”“两路口” “前

29、往” “两路口”“的乘客请做好准备”ADR6:3:0001-(0 56 88 0 104 56 0 112) “两路口”“到了” “需要在”“两路口” “下车的乘客请下车”ADR6:3:0010-(0 96 48 0 2 0 48 136) “下一站”“鹅岭公园” “前往” “鹅岭公园”“的乘客请做好准备”ADR6:3:0011-(0 48 88 0 104 48 0 112) “鹅岭公园”“到了” “需要在”“鹅岭公园” “下车的乘客请下车”ADR6:3:0100-(0 96 40 0 2 0 40 136) “下一站”“大坪” “前往” “大坪”“的乘客请做好准备”ADR6:3:0101-

30、(0 40 88 0 104 40 0 112) “大坪”“到了” “需要在”“大坪” “下车的乘客请下车”ADR6:3:0110-(0 96 32 0 2 0 32 136) “下一站”“石油路” “前往” “石油路”“的乘客请做好准备”ADR6:3:0111-(0 32 88 0 104 32 0 112) “石油路”“到了” “需要在”“石油路” “下车的乘客请下车”ADR6:3:1000-(0 96 24 0 2 0 24 136) “下一站”“歇台子” “前往” “歇台子”“的乘客请做好准备”ADR6:3:1001-(0 24 88 0 104 24 0 112) “歇台子”“到了”

31、 “需要在”“歇台子” “下车的乘客请下车”ADR6:3:1010-(0 96 16 0 2 0 16 136) “下一站”“石桥铺” “前往” “石桥铺”“的乘客请做好准备”ADR6:3:1011-(0 16 88 0 104 16 0 112) “石桥铺”“到了” “需要在”“石桥铺” “下车的乘客请下车”ADR6:3:1100-(0 96 8 0 2 0 8 136) “下一站”“小龙坎” “前往” “小龙坎”“的乘客请做好准备”ADR6:3:1101-(0 8 88 0 104 8 0 112) “小龙坎”“到了” “需要在”“小龙坎” “下车的乘客请下车”ADR6:3:1110-(0

32、 96 72 0 130 0 80 136) “下一站”“终点站” “沙坪坝” “所有”“的乘客请做好准备”ADR6:3:1111-(0 72 130 0 88 0 80 116) “终点站”“沙坪坝” “到了” “所有”“（下车）的乘客请下车”(6) 译码器模块CODE该模块有两个输入信号和一个输出信号，输出信号为逻辑向量输出信号。该逻辑向量输出信号为BCD3.0，它是站数的BCD码输出信号，由4位BCD码组成，代表当前到站信息。输入信号ADR6:3和CO是16进制双向计数器的输出信号和进位输出信号。通过对该信号的译码，可得到每个站的站编号的数值。译码器的工作时序如图10所示。图10 译码器

33、工作时序四、可编程逻辑器件的设计1 ispLSI 1032E特性ispLSI 1032E是美国Lattice半导体公司研制的新一代复杂可编程逻辑器件CPLD，是目前市场上功能较强、产品性能优良、开发设计方便易用的可编程逻辑器件之一。它的编程采用了在系统可编程（isp）技术，其主要特性如下：高集成度、高速度等效逻辑门为6000个； 宏单元数为128个；寄存器为192个；I/O引脚64个；专用输入端8个，最高工作频率125MHz，最小传输延时7.5ns；在系统编程具有在系统编程的能力，不需专用编程器；全部参数均可测试，保证百分之百的编程、效验准确率；可反复编程达1万次之多。电气特性工作电压：支持5

34、V、3.3V、2.5V;单一电源供电;低功耗；其它功能结构灵活、使用方便；具有设计可移植性；具有全局时钟分配网络；有内建存储器（6000系列）；具有边界扫描功能；具有防非法COPY的加密单元；引脚图及功能说明ispLSI 1032E各管脚功能如表2所示，其引脚图如图11所示。表2. ispLSI 1032E各管脚功能如下：名称管脚功能I/0 0I/0 63如图输入/输出端口Y0Y320、66、63、62专用时钟输入引脚VCC21、65电源端GND1、22、43、64接地端24全局复位信号23isp编程信号控制线SDI/IN025isp编程信号控制线/专用输入MODE/IN142isp编程信号控

35、制线/专用输入SDO/IN244isp编程信号控制线/专用输入SCLK/IN361isp编程信号控制线/专用输入GOE 0/IN467全局OE输入脚/专用输入GOE 1/IN584全局OE输入脚/专用输入IN62专用输入IN719专用输入图11 ispLSI 1032E70LJ84引脚图2. ispLSI 1032E的编程接口ISP的接口有5个信号线：在系统编程使能输入（ispEN）、模式输入（MODE）、串行数据输入（SDI）、串行数据输出（SDO）、串行时钟输入（SCLK）。对ispLSI器件进行编程要具备以下三个条件：(1)编程电缆；(2)PC机；(3) ispLSI系列器件下载软件。图

36、12是ispLSI器件与下载电缆的插座连线图，该插座安装在用户PCB板上。图12 ISP插座接线图3. ispLSI 1032E的管脚分配CPLD的管脚分配具有任意性，通常考虑是最大限度地方便布局和布线。下表是一种分配方案的举例。Input Pins Pin Name Pin Attribute ADD LOCK 57, PULLUP CLEAR LOCK 55, PULLUP CLK16MHZ LOCK 26, PULLUP PLAY_END LOCK 75, PULLUP P_N_SELECT LOCK 76, PULLUP REPEAT LOCK 54, PULLUP SUB LOCK

37、56, PULLUPOutput Pins Pin Name Pin Attribute A0 LOCK 74, PULLUP A1 LOCK 73, PULLUP A2 LOCK 72, PULLUP A3 LOCK 71, PULLUP A4 LOCK 70, PULLUP A5 LOCK 69, PULLUP A6 LOCK 68, PULLUP A7 LOCK 59, PULLUP BCD0 LOCK 3, PULLUP BCD1 LOCK 4, PULLUP BCD2 LOCK 5, PULLUP BCD3 LOCK 6, PULLUP PLAY_E LOCK 58, PULLUP五

38、、系统电路连接图系统电路连接图如图13所示（见最后一页）。实际焊接时必须注意对滤波电容的布局。六、元器件清单 IspLSI 1032E CPLD 1 1MHz 晶体振荡器1 ISD1420单片20秒高保真语音录放芯片1 话筒1 CD4511 BCD-七段显示译码器(共阴)2 LED七段显示器(共阴)2 IDC10 isp插座1 DIP14插座1 DIP16插座2 DIP28插座1 PGA84_13×13 插座1 电阻若干 DIP开关(8路)1 电容若干 8喇叭1 5发光二极管2 实验电路板（可安装PGA84_13×13 插座）1 LM386 集成功放芯片1 按键开关若干七、

39、主要参考文献1宋万杰，罗丰，吴顺君. CPLD技术及其应用. 西安：西安电子科技大学出版社，1999.92李景华，杜玉远. 可编程逻辑器件与EDA技术.沈阳：东北大学出版社，2000.123潘松，王国栋. VHDL实用教程. 成都：电子科技大学出版社，2000.34谭会生，张昌凡. EDA技术及应用. 西安：西安电子科技大学出版社，2001.95侯伯亨，顾新. VHDL硬件描述语言与数字逻辑电路设计. 西安：西安电子科技大学出版社，1999.16蒋璇，臧春华. 数字系统设计与PLD应用技术. 北京：电子工业出版社，2001.17曾繁泰，侯亚宁，崔元明. 可编程器件应用导论. 北京：清华大学出版

40、社，2001.48曾繁泰，李冰，李晓林. EDA工程概论. 北京：清华大学出版社，2002.19Altera公司. Data Book 199810Altera公司.MAX+plus II Getting Started11黄正谨. 在系统编程技术及其应用. 南京：东南大学出版社，199712陆坤，奚大顺等. 电子设计技术. 成都：电子科技大学出版社，1997.7图13 系统电路连接图16进制双向计数器电路图（COUNT16_U_D）16进制计数器电路图（COUNT_16）按键输入模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_L

41、OGIC_ARITH.ALL;ENTITY keyin IS PORT(key1,key2,key3,keyclk:IN STD_ULOGIC; out1,out2,out3:OUT STD_ULOGIC);END keyin;ARCHITECTURE rtl OF keyin IS SIGNAL a0,a1,b0,b1,c0,c1:STD_ULOGIC;BEGIN PROCESS(keyclk) BEGIN IF(keyclk'EVENT AND keyclk='0')THEN a1<=a0; a0<=key1; b1<=b0; b0<=key

42、2; c1<=c0; c0<=key3; END IF; END PROCESS; PROCESS(a0,a1,b0,b1) BEGIN out1<=keyclk AND a0 AND(NOT a1); out2<=keyclk AND b0 AND(NOT b1); out3<=keyclk AND c0 AND(NOT c1); END PROCESS;END rtl;100进制计数器电路图（COUNTER100）按键处理VHDL程序（KEYIN）分频模块电路图（COUNT_X）¼¼rom(232)<=0;-小龙坎到了(0 8 88

43、0 104 8 0 112)rom(233)<=8;rom(234)<=88;rom(235)<=0;rom(236)<=104;rom(237)<=8;rom(238)<=0;rom(239)<=112;rom(240)<=0;-下一站终点站(0 96 72 0 130 0 80 136)rom(241)<=96;rom(242)<=72;rom(243)<=0;rom(244)<=130;rom(245)<=0;rom(246)<=80;rom(247)<=136;rom(248)<=0;-终点

44、站到了(0 72 130 0 88 0 80 116)rom(249)<=72;rom(250)<=130;rom(251)<=0;rom(252)<=88;rom(253)<=0;rom(254)<=80;rom(255)<=116;PROCESS(g1,g2,adr)BEGIN adr_in<=CONV_INTEGER(adr); IF (g1='1' AND g2='1') THEN dout<=CONV_STD_LOGIC_VECTOR(rom(adr_in),8); ELSEdout<=&qu

45、ot;ZZZZZZZZ" END IF;END PROCESS;END behav;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY rom256x8 IS PORT(g1,g2:IN STD_LOGIC;adr :IN STD_LOGIC_VECTOR(7 DOWNTO 0); dout :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END rom256x8;ARCHITECTURE behav OF rom256x8 ISSUBTYPE word IS INTEGER RANGE 0 TO 255; TYPE memory IS ARRAY(0 TO 255) OF word;SIGNAL adr_in:INTEGER RANGE 0 TO 255;SIGNAL rom:memory;BEGINrom(0)<=0;-下一站小龙坎(0 96 8 0 2 0 8 136 )rom(1)<=96;rom(2)<=8;rom(3)<=0;rom(4)<=2;rom(5)<=0;rom(6)<=8;rom(7)<=136;rom(8)<