第五章触发器

1、第五章触发器本章教学目的、要求：1. 掌握各种触发器的逻辑功能和工作原理。2. 熟悉各种触发器的电路结构及动作特点。3. 了解不同功能触发器之间的相互转换。重点：触发器的逻辑功能和动作特点。难点：触发器的不同电路结构及各自的动作特点。第一节 概 述触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF表示。特点：1具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。2根据不同的输入信号可以置成 1 或 0 状态。根据电路结构不同分为：基本RS触发器、同步RS触发器、主从触发器、边沿触发器。按逻辑功能分：RSFF、DFF、JKFF、TFF等。3根据存储数据的

2、原理不同分为：静态触发器和动态触发器。第二节 SR锁存器一、电路结构与工作原理1.电路结构和工作原理： 图形符号置位端或置1端复位端或置0端电路结构触发器的1状态：触发器的0状态： 当R'D=0， S' D=1时，无论触发器原来处于什么状态，其次态一定为0，即Q=0，Q' =1，称触发器处于置0(复位)状态。 当R'D=1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q=1，Q'=0，称触发器处于置1(置位)状态。 当R'D=1，S'D =1时，触发器状态不变，即Q*=Q，称触发器处于保持(记忆)状态。 当R&#

3、39;D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D、S'D同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q*=Ø，这种情况是不允许的。因此规定输入信号R'D、S'D不能同时为0，它们应遵循R'D+ S'D =1的约束条件。从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，通常称S'D为置1端或置位(SET)端，R'D称为置0或复位(RESET)端，因此该触发器又称为置位复位(SetReset)触发器或RDSD触发器，其逻辑

4、符号如上图所示。因为它是以R'D和S'D为低电平时被清0和置1的，所以称R'D、S'D低电平有效，且在图中输入端加有小圆圈。2逻辑功能的描述特性表用与非门构成的基本RSFF也可用右表描述。只需将表中的R'D和S'D看作是该触发器输入信号S'DR'DQQ*110置1置0不允许保持0111101010111100010100001*0011*特性方程：1111010110100RD'QSD'SD'QnR= 0S= 101R=×S=0S=×R=0R= 1S= 0状态转换图：(简称状态图)状态转

5、移图是用图形方式来描述触发器的状态转移规律。右图为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。 3动作特点输入信号在全部作用时间里，即SD或RD为1的全部时间里，都能直接改变输出端的状态，这就是基本RS触发器的动作特点。SD叫做直接置位端。RD叫做直接复位端。t1 t2 t3 t4 t5 t6 t7 t8QOOOOt电压波形图ttt例：在与非门组成的基本RS触发器电路中，已知R'D和S'D的电压波形，试画出Q和端对应的电压波形。4SR锁存器也可以用或非门组成，如下图所示。电路结构Q

6、9;图形符号QSDRDRS用或非门组成的SR锁存器的特性表：SDRDQQ*000置0置1不允许保持0001101000110100110111100*1110*用或非门组成的SR锁存器的特性表在正常工作时输入信号应遵守：SDRD=0的约束条件，亦即不允许输入SD=RD=1的信号。第三节 电平触发的触发器在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK(Clock)。1电路结构和逻辑符号电路结构G1和G2门构成基本RS触发器。用G3和G4两门引入时钟信号CLK。图形符号2工作原理CLK=0时：G3、G4门均输出1，基本RSFF处在

7、保持原来状态； CLK=1时：此时电路就是一个基本RSFF，只需把输入信号S、R分别看作：S=、R=CLKSRQQ*0××000××111000置0置1不允许保持0100111010010110110011101111101*11111*上图中，框内的C1表示CP是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平时，1S和1R信号才能起作用。框外的输入端处没有小圆圈表示CP以高电平为有效电平。如果在CLK输入端画有小圆圈，则表示以低电平为有效电平。3特性表、特性方程、波形图4动作特点只有当CLK变为有效电平时，触发器才

8、能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。在CLK=1的全部时间里S和R的变化都将引起触发器输出端状态的变化。如果CLK=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力。例：已知同步RS触发器的输入信号波形如下图，试画出Q、端的电压波形，设触发器的初始状态为Q=0。D锁存器：QDCLKQ'1DC1Q* = D当CLK = 1时输出端状态随输入端的状态而改变。当CLK = 0时输出状态保持不变。例：若用CMOS传输门组成的电平触发D触发器的CLK和输入端D的电压波形如右图中所给出，画出Q和Q'端的电压波形。假定触发器的初始

9、状态为Q=0第四节 脉冲触发的触发器一、电路结构和工作原理1. 主从SR触发器为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，为此设计出了脉冲触发的触发器。用两个同步RSFF连成主从结构。因此，该电路应具有RSFF的逻辑功能。主触发器从触发器主从SR触发器CLK=1时，主触发器根据S、R的状态翻转，从触发器保持原来的状态不变。CLK从1返回0时，主触发器状态在CLK=0期间不再改变，从触发器按照与主触发器相同的状态翻转。且接收的是CP下降沿到达时一瞬间主触发器的状态。分析可知：主从触发器的工作是分两步走的：在CLK高电平期间，主触发器改变状态；在CLK下降沿到来时，

10、从触发器改变状态。显然，触发器在CLK下降沿翻转。主从触发器的特性表如右：CLKSRQQ*××××Q00000011100110110100011011011111在CLK的一个变化周期中主触发器的状态只可能改变一次，克服了同步触发器CLK=1期间输出状态可能多次翻转的问题。由于输出状态的变化发生在CLK信号的下降沿，所以主从RS触发器属于CLK下降沿动作型。输入信号仍需遵守约束条件 SR = 0。表示延迟输出2主从JK触发器CLKJKQQ*××××Q00000011100110110100011011011110

11、目的：消除约束条件；增加翻转功能J= 1 , K= 0 , CLK下降沿时触发器置 1。J= 0 , K= 1 , CLK下降沿时触发器置 0。J= K= 0 , 触发器保持原状态不变。J= 1, K= 1, CLK下降沿时触发器翻转。 R=KQ 约束条件自动满足：在有些集成电路触发器产品中，输入端J和 K不只一个。在这种情况下， J1和 K1、 J2和 K2是与的逻辑关系 。二、脉冲触发方式的动作特点1触发器的翻转分两步动作。第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器状态翻转，所以Q、Q'状态的变

12、化发生在CLK的下降沿（若CLK以低电平为有效信号，则Q、Q'状态的变化发生在CLK的上升沿）。2因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。注意事项：在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。只在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。例：在主从JK触发器电路中，若CLK、J、K的波形如图所示，试画出Q、 Q'端对应的电压波形。假

13、定触发器的初始状态为Q=0。CLKJKQQ'OOOOOtttttCLK0JKQQ'0000ttttt第五节 边沿触发的触发器一、电路结构和工作原理为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。1. 用两个电平触发D触发器组成的边沿触

14、发器TG1TG2CDG1G2C'TG3TG4CG3G4C'CCC'C'CG1G2G3G4C'CC'CCC'C'CCLKDQQ*××0011×0101Q0011CMOS边沿触发D触发器的特性表：输入信号是以单端 D 给出的，所以这种触发器叫做 D 触发器。带异步置位、复位端的CMOS边沿触发D触发器：CRDSDTG1TG2CDG1G2C'TG3TG4CG3G4C'CC'CC'CC'G5SRG3G4G6G1G2QS'R'维持阻塞结构边沿触发SR触发器

15、置0阻塞线置1维持线置1阻塞线置0维持线2. 维持阻塞触发器G5DSRG3G4G6G1G2Q置0阻塞线置1维持线置0维持线置1阻塞线维持阻塞结构D触发器带异步置位、复位端和多输入端的维持阻塞D触发器逻辑图形符号SR1DC1&SR1DC1&G5SRG3G4G6G1G2电路结构 CLK J K Q Q*×× ×0 00 01 01 00 10 11 11 1×01010101Q01110010利用门电路传输延迟时间的边沿触发器的特性表：CLKQQ'OOttOOttD例：在维持阻塞结构边沿触发D触

16、发器电路中，若D端和CLK的电压波形如图所示，试画出Q端的电压波形。假定触发器的初始状态为Q =0。D二、 边沿触发方式的动作特点触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。第六节 触发器的逻辑功能及其描述方法一、触发器按逻辑功能的分类1. SR触发器：凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，RS触发器的状态转换图叫做RS触发器。SR触发器的特性表：SRQQ*0000001101000110100

17、1101110（约束条件）特性方程不定111不定2. JK触发器凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，叫做JK触发器。JK触发器的状态转换图JK触发器特性表：JKQQ*0000001101000110100110111011110特性方程3. T触发器特性方程：T=0时，保持；T=1时，翻转。当T=1时，4. D触发器：凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，叫做 D 触发器。D触发器的状态转换图DQQ*000010101101特性方程：Q*=D将JK、SR、T三种类型触发器的特性表比较一下可看出，其中JK触发器的逻辑功能最强，它包含了SR触发器和

18、T触发器的所有逻辑功能。因此在需要使用SR触发器和T触发器的场合完全可以用JK触发器来取代。例如，在需要SR触发器时，只要将JK触发器的J、K端当作S、R端使用，就可以实现SR触发器的功能。目前生产的触发器定型产品中只有JK触发器和D触发器这两大类。二、触发器的电路结构和逻辑功能、触发方式的关系1. 电路结构和逻辑功能触发器的逻辑功能和电路结构形式是两个不同的概念，触发器的电路结构和逻辑功能之间不存在固定的对应关系。同一种逻辑功能的触发器可以用不同的电路结构实现，同一种电路结构形式可以做成不同逻辑功能的触发器。QJK维持阻塞结构JK触发器（74LS109）的电路同样是维持阻塞结构电路，既可以做

19、成SR触发器和D触发器，也可以做成下图所示的JK触发器。 同样，用两个电平触发D触发器结构也可以做成不同逻辑功能的触发器。RDSDTGTGCDC'TGTGCC'CC'CC'CC'G3G1G2JK两个电平触发D触发器构成的边沿触发JK触发器（CC4027）2. 电路结构和触发方式因为电路的触发方式是由电路的结构形式决定的，所以电路结构形式与触发方式之间有固定的对应关系。凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式；凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式；凡是采用两个电平触发D触发器结构、维持阻塞结构或者

20、利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发方式。1D三、触发器逻辑功能的相互转换1JKFF转换为DFF2DFF转换为FF所以，任何结构的触发器都可实现各种不同的逻辑功能。例1： 边沿JK触发器和维持阻塞式D触发器分别如图 (a)、 (b)所示，其输入波形见图(c)，试分别画出Q1、Q2端的波形。设电路初态均为0。 解：从图中可见，JK触发器为下降沿触发，因此首先以CP下降沿为基准，划分时间间隔，然后根据JK触发器的状态方程，由每个CP来到之前的A、B和原态Q1决定其次态。例如第一个CP下降沿来到前因AB=10，Q1=0，将A、B、Q1代入状态方程得， 故画波形时

21、应在CP下降沿来到后使Q1为1， 该状态一直维持到第二个CP下降沿来到后才变化。依此类推可画出Q1的波形如图 (c)所示。 图 (b)的D触发器为上升沿触发，因此首先以CP上升沿为基准，划分时间间隔。由于D=A，故D触发器的状态方程为，这里需要注意的是异步置0端RD和B相连，因此该状态方程只有当B=1时才适用。当B=0时，无论CP、A如何，即图 (c)中B为0期间所对应的均为0；只有B=1,才在CP的上升沿来到后和A有关。例如在第二个CP上升沿来到前，B=1, A=1，故CP来到后。该状态本来应维持到第三个CP上升沿来到前，但在第二个CP=0的期间B已变为0，因此也强迫Q2=0。Q2的波形如图(c)所示。 例2： TTL边沿触发器组成的电路分别如图 (a)、(b)所示，其输入波形见图 (c)，试分别画出Q1、Q2端的波形。 设电路初态均为0。 解： 从图中可见，FF1、FF2均为上升沿触发，故以CP上升沿为基准划分时间间隔。 对于FF1，由每个CP前沿来到前的外输入A和原态Q1决定