Cadence低功耗设计技术助力高功效IC实现

1、    Cadence低功耗设计技术助力高功效IC实现        余 莲 时间:2008年11月04日     字 体: 大 中 小        关键词:        ? Cadence公司2007年11月15日在北京举办了“低功耗技术与发展媒体培训会”，Cadence公

2、司工程部副总裁吕丰荣先生深入浅出地向与会记者介绍了Cadence的低功耗设计解决方案。? Cadence早在2007年5月就推出了业界首个低功耗设计方法学“锦囊”(Cadence Low-Power Methodology Kit)，使处于不同经验水平的工程师，均可以最小的风险、成本和开发时间来采用低功耗技术。作为Cadence低功耗设计解决方案的补充，Cadence低功耗设计方法学锦囊提供了一套覆盖逻辑设计、功能验证和物理实现的端到端方法学。该设计锦囊包括示例IP、脚本和库。所有这些均经过了内置无线参考设计的验证。? 该Cadence低功耗设计锦囊包括一个通用无线应用设计，实现时采用了多供电

3、电压和电源关断技术等方法，并且包含了在整个端到端流程中承载设计意图的相关指令脚本和技术文件。设计中的示例IP来自于Cadence和第三方，包括ARM处理器和AMBA片上通讯技术、Wipro的WiFi、ChipIdea 的USB2.0、Virage Logic的65纳米超低功耗存储器和TSMC的65纳米技术库。? 该低功耗设计方法学锦囊易于组合使用，包括6个不同的流程：低功耗功能仿真、逻辑综合、可测试性设计(DFT)和自动测试矢量生成(ATPG)、物理设计、形式实现、验证和功耗网格签收。用户既可以将该锦囊做为一个完整的流程来实施，也可选择单独的模块使用。它使用了Si2的通用功耗格式(CPF)在整

4、个流程中提供单一的低功耗意图规范。? 11月12日Cadence宣布推出了Virtuoso Passive Component Designer，这是一种面向电感、变压器和传输线设计、分析与建模的完整流程。模拟与RF设计师通过Cadence RF设计方法学锦囊并结合这一新技术便可掌握无源元件的设计，迅速开发出复杂的无线SoC和RFIC。Virtuoso Passive Component Designer从感应系数、Q值和频率等设计规范开始，帮助设计师为他们的特定应用和工艺技术自动生成最适宜的感应器件，实现更高的性能和更小的面积。内置的精确3D全波解算器用于检验生成的器件，不再需要专门的电感特

5、征化，并缩短了设计周期。? 智原有一套现成的功率分析解决方案，目前已经成功发展到90纳米级别。但由于意识到了65纳米及以下级别低功耗签收带来的新技术挑战，智原对目前市面上所有商用的功率分析和电压降解决方案进行了深入的评估。最终VoltageStorm功率分析被选为精确检验智原的复杂低功耗设计的惟一解决方案。此外，VoltageStorm分析和Cadence SoC EncounterTM RTL-to-GDSII系统(智原所选的设计实现方案）的结合，带来了一个卓越的解决方案，能够在实现过程中优化电源开关和去耦合电容，它被证明对智原有着极高的价值。? 事实上，Cadence的低功耗设计解决方案已被多家IC设计与制造商所采用。G2 Microsystems也已经使用Cadence低功耗解决方案开发了创新的无线移动跟踪设备。这种完整、集成、易用的流程，基于Si2标准的通用功率格式（CPF），让G2 Microsystems能够实现更快上市以及超低功耗的目标。? 为了在当前竞争激烈的市场上获得成功，IC设计公司需要选择一家有着可靠技术与领先优势的公司作为合作伙伴，以确保实现尽可能快的上市时间。G2正是基于这样的考虑，通过评估，最终选择了Cadence低功耗解决方案。? 功耗已成为IC设计与制造厂商成功的关键因素。如今我们