VHDL数字秒表设计

1、.VHDL数字秒表设计专 业： 自动化班级学号： 5090629姓 名： X丹2021年 6 月14 日VHDL语言课程设计-秒表设计一、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器或十进制计数器与6进制计数器、十二进制计数器或二十四进制计数器电路组成。在整个秒表中最关键的是如何获得一个准确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能

2、随意停顿及启动。2、数字秒表显示由时12或24进制任选、分60进制、秒60进制、百分之一秒一百进制组成，利用扫描显示译码电路在八个数码管显示。3、能够完成清零、启动、保持可以使用键盘或拨码开关置数功能。4、时、分、秒、百分之一秒显示准确。三、我的设计思路： 1、四个十进制计数器：用来分别对百分之一秒、十分之秒、秒和分进展计数； 2、两个6进制计数器：用来分别对十秒和十分进展计数；3、一个24进制计数器，用来对小时进展计数； 3、分频率器：用来产生100Hz的计数脉冲； 4、显示译码器：完成对显示译码的控制。四、设计过程：1.分频器：由10MHz变为100Hz，10MHz的周期是10的-7次方，

3、而100Hz的周期是10的-2次方，而且方波是上下相间，只有高电平有效，所以100Hz的周期需要取一半，即0.02秒，这样算出的分频倍数就是50000分频器代码：将10MHz脉冲变成100Hz程序：library ieee;use ieee.std_logic_1164.all;entity fenpin isport(clr,clk: in bit;q: buffer bit);end fenpin;architecture a of fenpin is signal counter:integer range 0 to 49999;begin process(clr,clk) begini

4、f (clk=1 and clkevent) then if clr=1 then counter=0;elsif counter=49999 then counter=0; q= not q;else counter=counter+1; end if; end if; end process；end a;分频器的仿真图：2.十进制计数器：原理为加法计数器，从0加到9，计到10个数时由cout进位程序：library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity c10 is port(clr

5、,start,clk: in bit;cout: out bit;daout: out std_logic_vector(3 downto 0);end c10;,architecture a of c10 is signal temp:std_logic_vector(3 downto 0);begindaout=temp;process(clk,clr)begin if clr=1 then temp=0000; cout=1001 then temp=0000;cout=1; else temp=temp+1; cout=0; end if; end if; end if; end pr

6、ocess;end a;十进制计数器仿真图：3.六进制计数器：原理为加法计数器，从0 加到5计到第六个数时由cout进位。程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity c6 is port(clr,start,clk: in bit; daout: out std_logic_vector(3 downto 0); cout: out std_logic);end c6;architecture a of c6 is signal temp:std_logic_vector(

7、3 downto 0);begindaout=temp; process(clk,clr) begin if clr=1 then temp=0000; cout=0101 then temp=0000;cout=1; else temp=temp+1; cout=0; end if; end if; end if; end process; end a;6进制计数器仿真图：4、二十四进制计数器采用一个二进制的计数器和一个四进制的计数器相结合到一起，低位从0到9，到9向高位进一，当低位计到四，高位计到2，进展进位输出，即每二十四个数进展一次进位输出library ieee;use ieee.s

8、td_logic_1164.all;use ieee.std_logic_unsigned.all;entity c24 isport(clr,start,clk:in std_logic;hour1,hour0:out std_logic_vector(3 downto 0);end c24;architecture a of c24 isbegin process(clr,clk)variablet1,t0:std_logic_vector(3 downto 0);beginif clr=1 then t0:=0000;t1:=0000;elsif clkevent and clk=1 t

9、henif start=1 thenift1=0010 andt0=0011thent1:=0000;t0:=0000;elsift01001 thent0:=t0+1;elset0:=0000;t1:=t1+1;end if;end if;end if;hour1=t1;hour0=t0;end process;end a;24进制计数器仿真图：5.数据选择和数码管选择模块代码：其功能是选择计数端口来的数据，当相应的数据到来时数据选择器数据后输数给数码管，并由数码管显示。八个数码管分别显示小时，分钟，秒，百分秒library ieee;use ieee.std_logic_1164.all;

10、use ieee.std_logic_unsigned.all;entity seltime isport(clk: in bit;dain0,dain1,dain2,dain3,dain4,dain5,dain6,dain7: in std_logic_vector(3 downto 0);sel: out std_logic_vector(2 downto 0);daout: out std_logic_vector(3 downto 0);end seltime;architecture a of seltime issignal temp:integer range 0 to 7;be

11、ginprocess(clk)beginif (clk=1and clkevent) thenif temp=7 then temp=0;else tempsel=000;daoutsel=001;daoutsel=010;daoutsel=011;daoutsel=100;daoutsel=101;daoutsel=110;daoutsel=111;daoutledledledledledledledledledledled=0000000;-00Hend case;end process;end a;五、秒表原理图六：实验总结通过本次的课程设计，我初步了解了vhdl语言的编程思想，以及利用EDA软件进展电子电路设计的方法，通过对一个课题的分析，将实验的内容进展分块解读，具体到每一个模块的具体作用，然后将各个功能的模块通过连线进展总体的电路实现，也可以通过Vhdl语言对各个模块进展组合，然后需要在程序编译成功的根底上，安装硬件，将程序下载到具体的芯片上