第五章时序逻辑电路(sequentiallogiccircuit)

1、嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路第五章第五章 时序逻辑电路时序逻辑电路 (sequential logic circuit)5.1 5.1 概述概述5.2 5.2 时序逻辑电路的分析方法时序逻辑电路的分析方法5.3 5.3 若干常用时序逻辑电路若干常用时序逻辑电路5.3.1 5.3.1 数码寄存器与移位寄存器数码寄存器与移位寄存器5.3.2 5.3.2 计数器计数器 5.4 5.4 时序逻辑电路的设计方法时序逻辑电路的设计方法* *5.5 5.5 时序逻辑电路中的竞争冒险现象时序逻辑电路中的竞争冒险现象本章小结本章小结嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路

2、5.1 5.1 概述概述一、一、 时序逻辑电路的结构及特点时序逻辑电路的结构及特点1 1、时序逻辑电路、时序逻辑电路任一时刻的输出状态不仅取决于当任一时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，时的输入信号，还与电路的原状态有关，或者说，还或者说，还以以前的输入有关。具记忆性。以以前的输入有关。具记忆性。区别于组合逻辑电路，无记忆性，门电路是它的基本区别于组合逻辑电路，无记忆性，门电路是它的基本单元。单元。2 2、时序逻辑电路的结构上的特点：、时序逻辑电路的结构上的特点：（1）一定含有具有记忆元件（最常用的是触发器），由记忆元件和组合逻辑电路（可无）组成。（2）具有反馈通道。

3、存储器的输出状态与输入信号一起，共同决定组合逻辑电路的输出。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路3 3、逻辑关系描述（逻辑函数表达式、逻辑关系描述（逻辑函数表达式三方程组）三方程组）1 1）输出方程）输出方程Y1=f1(X1,X2,Y1=f1(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) )Y2=f2(X1,X2,Y2=f2(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) ) Yj= fjYj= fj(X1,X2,(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) ) 2 2）驱动

4、方程）驱动方程Z1=g1(X1,X2,Z1=g1(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) )Z2=g2(X1,X2,Z2=g2(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) ) Zm= gjZm= gj(X1,X2,(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) )嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路4 4、分类、分类1 1）按电路中触发器状态变化是否同步分）按电路中触发器状态变化是否同步分同步时序电路、异步时序电路同步时序电路、异步时序电路2 2）按电路输出信号的特性分）按电路输出信号的特性分米利（米利（MealyMea

5、ly）型：其输出不仅与现态有关，而且还取决于电）型：其输出不仅与现态有关，而且还取决于电路的输入变量。路的输入变量。Y Y（tntn）=FX=FX（tntn），），Q Q（tntn） 穆尔（穆尔（MooreMoore）型：其输出仅取决于电路的现态，与输入变量）型：其输出仅取决于电路的现态，与输入变量无关。无关。Y Y（tntn）=FQ=FQ（tntn） 3 3）状态方程）状态方程Q1Q1n n+1+1=h1(X1,X2,=h1(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) )Q2Q2n+1n+1=h2(X1,X2,=h2(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Q

6、m) ) QmQmn n+1+1= hm= hm(X1,X2,(X1,X2,Xi,Xi,Q1,Q2,Q1,Q2,Qm,Qm) )嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路3 3）按逻辑功能分）按逻辑功能分计数器、寄存器、移位寄存器、读计数器、寄存器、移位寄存器、读/ /写存储器、顺序脉冲发生写存储器、顺序脉冲发生器等。器等。一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。5.2 5.2 时序逻辑电路的分析方法时序逻辑电路的分析方法嘉应学院电子信息工程系数

7、字电子技术第五章 时序逻辑电路 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。二、同步时序逻辑电路的分析举例二、同步时序逻辑电路的分析举例例例5.2.1：试分析图：试分析图5.2.2所示的时序逻辑电路。所示的时序逻辑电路。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程： 1J1KC11J1KC11Q0QCPXZ=1=1=1&FF1FF011nnQQXZ01)(nQ

8、XJ1010KnQXJ0111K （2）写出驱动方程：（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路输出方程简化为：由此作出状态表及状态图。nnnnnQQXQKQJQ01000010)(nnnnnQQXQKQJQ10111111)(nnnQQQ0110nnnQQQ1011nnQQZ01（4）作状态转换表及状态图 当X=0时：触发器的次态方程简化为：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路由此作出状态表及状态图。将X=0与X=1的状态图合并 起来得完整的状态图。0001100/0

9、0/00/11/11/01/0nnnQQQ0110nnnQQQ1011nnQQZ01当当X=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：输出方程简化为：输出方程简化为：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（5 5）画时序波形图。）画时序波形图。0001100/00/00/11/11/01/01Q0QXCPZ根据状态表或状态图，根据状态表或状态图，可画出在可画出在CP脉冲作用下电路的时序图。脉冲作用下电路的时序图。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（6 6）逻辑功能分析：）逻辑功能分析：当当X=1=1时，按照减时，按照减1 1规律从规律从100

10、1001010010010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，输出状态（最小数）时，输出Z=1=1。该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。当当 X = 0= 0 时 ， 按 照 加时 ， 按 照 加 1 1 规 律 从规 律 从0001100000011000循环变化，并每循环变化，并每当转换为当转换为1010状态（最大数）时，状态（最大数）时，输出输出Z=1=1。所以该电路是一个可控的3进制计数器。0001100/00/00/11/11/01/0图5.2.5 例5.2.1完整的状态图嘉应学院电子信息工程系数字电子技术第五章

11、时序逻辑电路三、异步时序逻辑电路的分析三、异步时序逻辑电路的分析* *分析异步时序逻辑电路的分析方法与同步时序逻辑电路的分分析异步时序逻辑电路的分析方法与同步时序逻辑电路的分析方法有差异：分析异步时序逻辑电路时需找出每次电路状析方法有差异：分析异步时序逻辑电路时需找出每次电路状态转换时哪些触发器有时钟信号（计算触发器次态），哪些态转换时哪些触发器有时钟信号（计算触发器次态），哪些触发器没有时钟信号（触发器保持原态）。其它步骤、方法触发器没有时钟信号（触发器保持原态）。其它步骤、方法一样一样异步时序逻辑电路的分析举例异步时序逻辑电路的分析举例* *嘉应学院电子信息工程系数字电子技术第五章 时序逻

12、辑电路例例5.2.2：试分析图：试分析图5.2.7所示的时序逻辑电路所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。时钟方程：时钟方程：CP0=CP （时钟脉冲源的上升沿触发。）CP1 1= =Q0 0 （当（当FF0 0的的Q0 0由由0101时，时，Q1 1才可能改变状态。）才可能改变状态。）嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：1111nnQDQnnQDQ0010（CP由由01时此式有效）时此式有效） （Q0由由01

13、时此式有效）时此式有效） 输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（5 5）逻辑功能分析）逻辑功能分析 由状态图可知：该电路一共有由状态图可知：该电路一共有4个状态个状态00、01、10、11，在时钟脉冲作用下，按照减在时钟脉冲作用下，按照减1规律循环变化，所以是一个规律循环变化，所以是一个4进制减法计数器，进制减法计数器，Z是借位信号。是借位信号。Q/0/0/110111000Q/001Z1QCPQ0（4）作状态转换图、时序图。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路集成数码寄存器集成数码寄存器74LSl

14、75 ：一、一、 数码寄存器数码寄存器数码寄存器数码寄存器存储二进制数码的时序电路组件。存储二进制数码的时序电路组件。1DRC1FFQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR5.3 5.3 若干常用时序逻辑电路若干常用时序逻辑电路5.3.1 5.3.1 数码寄存器和移位寄存器数码寄存器和移位寄存器嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。7474LS175175的功能的功能: :RD是异步

15、清零控制端。是异步清零控制端。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路1 1单向移位寄存器单向移位寄存器（1 1）右移寄存器（）右移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）右移寄存器的结构特点：右移寄存器的结构特点：左边触发器的输出端接右邻触发器左边触发器的输出端接右邻触发器的输入端。的输入端。QRC11D1DC1RQ1DC1RQ1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3二、移位寄存器二、移位寄存器移位寄存器移位寄存器不但可以寄存数码，而且在移位脉冲作用下，不但可以寄存数码，而且在移位

16、脉冲作用下，寄存器中的数码可根据需要向左或向右移动寄存器中的数码可根据需要向左或向右移动1 1位。位。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路QRC11D1DC1RQ1DC1RQ1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数码，串行输入数码DI=1101，从，从高位到低位依次输入。其高位到低位依次输入。其状态表如下：状态表如下：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路在在4 4个移位脉冲作用下，输入的个移位脉冲作用下，输入的4 4位串行

17、数码位串行数码11011101全部存入了全部存入了寄存器中。寄存器中。这种输入方式称为这种输入方式称为串行输入方式串行输入方式。CPQ0Q1Q21234567893QID1110右移寄存器的时序图：右移寄存器的时序图：由于右移寄存器移位的方向为由于右移寄存器移位的方向为DIQ0 0Q1 1Q2 2Q3 3，即由，即由低位向高位移，所以又称为上移寄存器。低位向高位移，所以又称为上移寄存器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接左邻触发器的右边触发器的输出端接左邻触发器的输入端。输入端。1DC1RQ1DQRC1Q1D1

18、DC1C1RQRCPCRD01DFF0FF1FF23FF20并 行 输 出3QQ1QQID串行输入串行输出2D3D（2 2）左移寄存器）左移寄存器2 2 双向移位寄存器双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。便构成既可左移又可右移的双向移位寄存器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路其中，其中，DSR为右移串行输入端，为右移串行输入端，DSL为左移串行输入端。为左移串行输入端。当当S=0时，时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。，实现

19、左移操作。RFF1DC13Q&1R1DC12FFQ&1R1DC11FFQ&1FF&C1R01DQ1111QQQQ1302CPCR串行输入SLD（左移）串行输入DSR（右移）串行输出DOR（右移）串行输出DOL（左移）移位控制SS=1：右移S=0：左移并 行 输 出当当S=1时，时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；，实现右移操作；嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路74194为四位双向移位寄存器。为四位双向移位寄存器。Q0和和Q3分别是左移和右移时的串行输出端，分别是左移和右移时的串行输出端，Q0、Q1、Q2和和Q

20、3为为并行输出端。并行输出端。DSL 和和DSR分别是左移和右移串行输入。分别是左移和右移串行输入。D0、D1、D2 2和和D3是并是并行输入端。行输入端。0Q1QS3D2D1D0D2Q3Q7419441235671516D0D1D2GNDQ3Q2Q1Vcc74194891011121413RD3D0SQ0SRDCPSLSR01SRSLS1CPDDDD三、集成移位寄存器三、集成移位寄存器7419474194嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路74194的功能表：的功能表：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路书中书中239239页：图页：图5.3.85.3.8

21、，用，用74LS194A74LS194A接成多位（接成多位（8 8位）双向移位）双向移位寄存器的接法。位寄存器的接法。只需将其中一片的只需将其中一片的Q3Q3接至另一片的接至另一片的D DIRIR端，而将另一片的端，而将另一片的Q0Q0接接到这一片的到这一片的D DILIL，同时把两片的，同时把两片的S1S1、S0S0、CPCP和（和（RDRD非）分别并非）分别并联就行。联就行。例例5.3.1 5.3.1 书中书中23923974238(474238(4位加法器）、位加法器）、 74LS194A74LS194A（4 4 位双向移位寄存器）位双向移位寄存器）注意本书中的寄存器排位顺序（低位到高位

22、：注意本书中的寄存器排位顺序（低位到高位：Q0Q1Q2Q3Q0Q1Q2Q3），），右移为低位到高位，左移为高位到低位。右移为低位到高位，左移为高位到低位。5.3.2 5.3.2 计数器计数器计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP个数的电路。个数的电路。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路计数器的分类：计数器的分类：（2 2）按数字的增减趋势可分为加法计数器、减法计数）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。器和可逆计数器。（1 1）按计数进制可分为二进制计数器和非二进制计数器。）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典

23、型的是二非二进制计数器中最典型的是二- -十进制计数器。十进制计数器。（3 3）按计数器中触发器翻转是否与计数脉冲同步分为同）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。步计数器和异步计数器。（4 4）按计数器的计数容量来区分，如十进制计数器、六）按计数器的计数容量来区分，如十进制计数器、六十进制计数器和十三进制计数器。十进制计数器和十三进制计数器。 计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲序列以及进行数字运算等。产生节拍脉冲序列以及进行数字运算等。主要特点：主要特点：1 1）一般只入）一般只

24、入CPCP，不另加输入信号，输出通常是现态的函数，不另加输入信号，输出通常是现态的函数，是一种是一种MooreMoore型的时序电路；型的时序电路；2 2）电路组成主要是时钟触发器，）电路组成主要是时钟触发器，且多为且多为T T、TT触发器。触发器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路由于该计数器的翻转规律性较强，只需用由于该计数器的翻转规律性较强，只需用“观察法观察法”就可设计就可设计出电路。出电路。 因为是因为是“同步同步”方式，所以将方式，所以将所有触发器的所有触发器的CPCP端连在一起，端连在一起，接计数脉冲。接计数脉冲。 然后分析状态然后分析状态图，选择适当图，选择

25、适当的的JKJK信号。信号。一、一、二进制计数器二进制计数器1 1、二进制同步计数器二进制同步计数器 （1 1）二进制同步加法计数器）二进制同步加法计数器嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路计数规则：计数规则：241241页，在一个多位二进制数的末位上加页，在一个多位二进制数的末位上加1 1时，若时，若其中第其中第i i位（即任何一位）以下各位皆为位（即任何一位）以下各位皆为1 1时，时，则第则第i i位改变位改变状态（由状态（由0 0变为变为1 1，由，由1 1变为变为0 0），而最低位的状态每次加，而最低位的状态每次加1 1时时都要改变。例如：都要改变。例如：同步计数器既

26、可用同步计数器既可用T T触发器构成，也可用触发器构成，也可用TT触发器构成。触发器构成。如果用如果用T T触发器构成，则每次触发器构成，则每次CPCP信号到达时应使该翻转的那些信号到达时应使该翻转的那些触发器输入控制端触发器输入控制端Ti=1Ti=1，不该翻转的，不该翻转的Ti=0Ti=0。（即用信号去控制）。（即用信号去控制）如果用如果用TT触发器构成，则每次触发器构成，则每次CPCP信号到达时只能加到该翻转信号到达时只能加到该翻转的那些触发器的的那些触发器的CPCP输入端上，而不能加给那些不该翻转的触发输入端上，而不能加给那些不该翻转的触发器。（即用器。（即用CPCP去控制）去控制）用用

27、T T触发器构成的计数器，第触发器构成的计数器，第i i个触发器的输入控制端个触发器的输入控制端TiTi应输入应输入的驱动方程通式：的驱动方程通式：Ti=Qi-1 Ti=Qi-1 Qi Qi-2 -2 Q1 Q1 Q0 Q0嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路由由T T构成的构成的4 4位同步计数器（先由位同步计数器（先由JKJK构成构成T T）各触发器的驱动方程）各触发器的驱动方程如下：如下：T0=1=J0=K0 T0=1=J0=K0 最低位的状态在每次减最低位的状态在每次减1 1时都要改变，即时都要改变，即T0=1T0=1（不在（不在TiTi公式里）公式里）T1=Q0=J

28、1=K1T1=Q0=J1=K1T2=Q0Q1=J2=K2T2=Q0Q1=J2=K2T3=Q0Q1Q2=J3=K3T3=Q0Q1Q2=J3=K3状态方程：状态方程：输出方程：输出方程：C=Q0Q1Q2Q3C=Q0Q1Q2Q3嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路1KR3FFC1Q1JRFFQC1C12FFC1CP1RQQ0&21KFF&3清零脉冲1JQ&计数脉冲RQ&1KQ1J11J1KQ0CR分析状态图可见：分析状态图可见：FF0 0：每来一个：每来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J0 0= =K0 0=1=1。

29、FF1 1：当：当Q0 0=1=1时，来一个时，来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J1 1= =K1 1= = Q0 0 。FF2 2：当：当Q0 0Q1 1=1=1时，时， 来一个来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J2 2= =K2 2= = Q0 0Q1 1FF3 3： 当当Q0 0Q1 1Q3 3=1=1时，时， 来一个来一个CP，向相反的状态翻转一次。所向相反的状态翻转一次。所以选以选J3 3= =K3 3= = Q0 0Q1 1Q3 31嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路CPQ0Q1Q2Q3用用“

30、观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。由时序图可以看出，由时序图可以看出，Q0 0、Ql、Q2 2、Q3 3的周期分别是计数脉冲的周期分别是计数脉冲( (CP) )周期的周期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，因而计数器也可作为分频倍，因而计数器也可作为分频器。器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路将加法计数器和减法计数器合并起来，并引入一加将加法计数器和减法计数器合并起来，并引入一加/ /减控制信减控制信号号X便构成便构成4 4位二进制同步可逆计数器，各触发器的驱动方位二进制同步可逆计数器，各触发器的驱动方程为：

31、程为：就构成了就构成了4 4位二进制同步减法计数器。位二进制同步减法计数器。最低位的状态在每次减最低位的状态在每次减1 1时都要时都要改变，即改变，即T0=1T0=1（不在（不在TiTi公式里）公式里）（3 3）二进制同步可逆计数器）二进制同步可逆计数器（2 2）二进制同步减法计数器）二进制同步减法计数器分析分析4 4位二进制同步减法计数器的状态表，书中位二进制同步减法计数器的状态表，书中246246页，第页，第i i位位触发器输入端触发器输入端TiTi的逻辑式通式为：的逻辑式通式为：只要将各触发器的驱动方程改为：只要将各触发器的驱动方程改为：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑

32、电路作出二进制同步可逆计数器的逻辑图：作出二进制同步可逆计数器的逻辑图：当控制信号当控制信号X=0时，时，FF1FF3中的各中的各J、K端分别与低位各触发端分别与低位各触发器器 的端相连，作减法计数。的端相连，作减法计数。实现了可逆计数器的功能。实现了可逆计数器的功能。QR02Q11JQCRRQFF清零脉冲FFC10C11K1K计数脉冲1K1QC12RCPQ1J1FF1J1J1KQR3C1FF3Q&111X 加/减控制信号Q当控制信号当控制信号X=1时，时，FF1FF3中的各中的各J、K端分别与低位端分别与低位各触发器的各触发器的Q端相连，作加法计数。端相连，作加法计数。嘉应学院电子信

33、息工程系数字电子技术第五章 时序逻辑电路工作原理：（工作原理：（256页）页） 4个个JK触发器都接成触发器都接成T触发器。在做触发器。在做“加加1”1”计数时采取从低位到高位逐位进位的方式工作的。因计数时采取从低位到高位逐位进位的方式工作的。因此，其中的各个触发器不是同时翻转的。若用下降沿动作的此，其中的各个触发器不是同时翻转的。若用下降沿动作的触发器触发器T组成计数器，则只要将低位触发器的组成计数器，则只要将低位触发器的Q Q端接至高位端接至高位触发器的时钟输入端就行。当低位由触发器的时钟输入端就行。当低位由1 1变为变为0 0时，时，Q Q端的下降沿端的下降沿正好可以作为高位的时钟信号。

34、正好可以作为高位的时钟信号。 1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ2 2、二进制异步计数器二进制异步计数器 （1 1）二进制异步加法计数器（）二进制异步加法计数器（4 4位）位） 嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路每当每当Q0由由1变变0，FF1向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q1由由1变变0，FF2向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q2由由1变变0，FF3向相反的状态翻转一次。向相反的状态翻转一次。每来一个每来一个CP的下降沿时，的下降沿时，

35、FF0向相反的状态翻转一次；向相反的状态翻转一次；嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路由时序图可以看出，由时序图可以看出，Q0 0、Ql、Q2 2、Q3 3的周期分别是计数脉冲的周期分别是计数脉冲( (CP) )周期的周期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，因而计数器也可作为分频器。倍，因而计数器也可作为分频器。CPQ0Q1Q2Q3用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（2 2）二进制异步减法计数器）二进制异步减法计数器书中书中257257页，图页，图5.3

36、.28 5.3.28 下降沿动作的异步二进制减法计数器，下降沿动作的异步二进制减法计数器，Q Q非作高位非作高位CP CP ，用，用JKJK触发器连成触发器连成TT触发器构成。触发器构成。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路工作原理：工作原理：D触发器也都接成触发器也都接成T触发器触发器。 由于是上升沿触发，则应将低位触发器的由于是上升沿触发，则应将低位触发器的Q端与相邻高端与相邻高位触发器的时钟脉冲输入端相连，即从位触发器的时钟脉冲输入端相连，即从Q端取借位信端取借位信号。它也同样具有分频作用。号。它也同样具有分频作用。C1CPFF31DQ3计数脉冲QRQ31DQQ22FF

37、C1R2Q1DQQ11FFC1R1Q1DQQ00FFC1R0Q清零脉冲CR用用4 4个上升沿触发的个上升沿触发的D触发器组成的触发器组成的4 4位异步二进制减法计数器。位异步二进制减法计数器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路231 0QQQ Q0000111111101101110010111001101010000111011001010100001100100001CPQ0Q1Q2Q3二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器在异步计数器中，高位触发器的状态翻转必须在相邻触发

38、器产生进位信号（加计数）或借位信号（减计数）之后才能实产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计现，所以工作速度较低。为了提高计数速度，可采用同步计数器。数器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路 （1 1）4 4位二进制同步加法计数器位二进制同步加法计数器7416174161（书中（书中245245页，图页，图5.3.145.3.14）RC1&Q1J1K&13Q&Q&RC11J1K&12Q&Q&RC11J1K&11Q&Q&RC11J1

39、K&10Q0D1&1EPET11D2D3DCPLDRDRCO3 3集成二进制计数器举例集成二进制计数器举例嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路w7416174161具有以下功能：具有以下功能： 计数。计数。 同步并行预置数。同步并行预置数。RCO为进位输出端。为进位输出端。 保持。保持。41235671516CPD0D1D2GNDQ3Q2Q1Vcc74161891011121413RD3DDLEPETQ0RCO 异步清零。异步清零。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路QCPQ0Q21Q3LDRDDD0D21D3EPETRCO121314150

40、120清零异步同步置数加法计数保持嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419141235671516Vcc741918910111214133D0Q1GNDD1EN D/UQ3Q2QD2LDMAX/MINRCOCP0D（2）4位二进制同步可逆计数器位二进制同步可逆计数器74191（书中（书中248248页，图页，图5.3.175.3.17）嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路当当N=2n时，就是前面讨论的时，就是前面讨论的n位二进制计数器；位二进制计数器；当当N2n时，常称为非二进制计数

41、器。非二进制时，常称为非二进制计数器。非二进制计数器中最常用的是十进制计数器。计数器中最常用的是十进制计数器。二、非二进制计数器二、非二进制计数器N进制计数器又称模进制计数器又称模N计数器。计数器。（书中（书中251251页）页）1 184218421BCD码同步十进制加法计数器（书中码同步十进制加法计数器（书中251251页，图页，图5.3.205.3.20）书中书中251251页，图页，图5.3.205.3.20电路是用同步二进制（四位）加法计数器电路是用同步二进制（四位）加法计数器图图5.3.115.3.11电路的基础上略加修改而成，由电路的基础上略加修改而成，由T T触发器组成的同步十

42、触发器组成的同步十进制加法计数器。应使进制加法计数器。应使10011001加加1 1后为后为00000000。电路改成：第十个。电路改成：第十个CPCP输入后，输入后，FF1FF1和和FF2FF2维持维持0 0状态不变，状态不变，FF0FF0和和FF3FF3从从1 1翻转为翻转为0 0，故电，故电路返回路返回00000000。第十个。第十个CPCP输入时，应使输入时，应使T0=1T0=1，T1=0T1=0，T2=0T2=0，T3=1T3=1。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路驱动方程改为：驱动方程改为：设计时要保证不影响设计时要保证不影响00000000至至10011001

43、十个数的计数，例如从十个数的计数，例如从10001000加一个加一个CPCP计至计至10011001时，驱动方程为时，驱动方程为图图5.3.235.3.23电路是用同步二进制（四位）减法计数器图电路是用同步二进制（四位）减法计数器图5.3.165.3.16电路的基础上略加修改而成，由电路的基础上略加修改而成，由T T触发器组成的同步十进制减触发器组成的同步十进制减法计数器。应使法计数器。应使00000000减减1 1后变为后变为1001 1001 。电路改成：第十个。电路改成：第十个CPCP输入后，输入后，FF1FF1和和FF2FF2维持维持0 0状态不变，状态不变，FF0FF0和和FF3FF

44、3从从0 0翻转为翻转为1 1，故，故电路返回电路返回10011001。第十个。第十个CPCP输入时，应使输入时，应使T0=1T0=1，T1=0T1=0，T2=0T2=0，T3=1T3=1。84218421BCD码同步十进制减法计数器码同步十进制减法计数器嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：）写出驱动方程：10J

45、10KnnQQJ031nQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK 嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（2）将各驱动方程代入将各驱动方程代入JK触发器的特性方程，得各触发器触发器的特性方程，得各触发器的次态方程：的次态方程： nnQQJ03110J10KnQK01nnQQJ012nnQQK012nnnQQQJ0123n03QKnnnQKQJQ1nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ3030

46、12333313先写出先写出JK触发器的特性方程触发器的特性方程嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路设初态为设初态为Q3 3Q2 2Q1 1Q0 0=0000=0000，代入次态方程进行计算，得状态，代入次态方程进行计算，得状态转换表如表转换表如表5.3.55.3.5所示。所示。（3）作状态转换表。）作状态转换表。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路231 0QQQ Q0000100001000011000100101001010101100111CPQ0Q1Q2Q312345678910（4 4）作状态图及时序图。）作状态图及时序图。嘉应学院电子信息工程系

47、数字电子技术第五章 时序逻辑电路 由于电路中有由于电路中有4个触发器，它们的状态组合共有个触发器，它们的状态组合共有16种。而在种。而在8421BCD码计数器中只用了码计数器中只用了10种，称为有效状态。其余种，称为有效状态。其余6种状态称为无效状态。种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有号作用下，最终进入有效状态，我们就称该电路具有自启动自启动能力能力。231 0QQQ Q0000100001000011000100101001010101100111101

48、010111101110011111110有效循环（5）检查电路能否自启动）检查电路能否自启动用同样的分析的方法分别求出用同样的分析的方法分别求出6种无效状态下的次态，得到完种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。整的状态转换图。可见，该计数器能够自启动。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路CP2 2= =Q1 1 （当（当FF1 1的的Q1 1由由1010时，时，Q2 2才可能改变状态。）才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1 1）写出各逻辑方程式。）写出

49、各逻辑方程式。 时钟方程：时钟方程： CP0 0= =CP （时钟脉冲源的下降沿触发。）（时钟脉冲源的下降沿触发。）CP1 1= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。) )CP3 3= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态) )1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&28421BCD码异步十进制加法计数器码异步十进制加法计数器嘉应学院电子信息工程系数字电子技术第五章 时

50、序逻辑电路1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&各触发器的驱动方程：各触发器的驱动方程：10J10KnQJ3111K12J12KnnQQJ12313K嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（2）将各驱动方程代入）将各驱动方程代入JK触发器的特性方程，得各触发触发器的特性方程，得各触发器的次态方程：器的次态方程：10J10KnQJ3111K12J12KnnQQJ12313KnnnnQQKQJQ0000010（CP由10时此式有效） nnnnnQQQKQJQ13111111（Q0由

51、10时此式有效） nnnnQQKQJQ2222212（Q1由10时此式有效） nnnnnnQQQQKQJQ312333313（Q0由10时此式有效） 嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路设初态为设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。，代入次态方程进行计算，得状态转换表。（3）作状态转换表。）作状态转换表。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路3Q2QETCP0D1D2D3DRCO1Q0Q7416041235671516CPD0D1D2GNDQ3Q2Q1Vcc74160891011121413RD3DDLEPETQ0RCOEPR

52、DDL3 3集成十进制计数器举例集成十进制计数器举例（1 1）84218421BCD码同步加法计数器码同步加法计数器7416074160（与（与7416174161功能类似）功能类似）（书中（书中253253页）页）嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路二进制计数器的时钟输入端为二进制计数器的时钟输入端为CP1 1，输出端为，输出端为Q0 0；五进制计数器的时钟输入端为五进制计数器的时钟输入端为CP2 2，输出端为，输出端为Q1 1、Q2 2、Q3 3。7429074290包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的异步五进位二进制计数器和一个独立的异步五进制计

53、数器。制计数器。如果将如果将Q0 0与与CP2 2相连，相连，CP1 1作时钟脉冲输入端，作时钟脉冲输入端，Q0 0Q3 3作输出作输出端，则为端，则为84218421BCD码十进制计数器。码十进制计数器。（2 2）二）二五五十进制异步加法计数器十进制异步加法计数器7429074290（书中（书中259259页）页）嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路 异步清零。异步清零。 计数。计数。 异步置数（置异步置数（置9 9）。）。 4123567891011121314GNDVcc74LS2909(1)NC9(2)NC0(1)

54、0(2)21Q3Q0Q1Q2CPCPRRRR7429074290的功能：的功能：嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路书中书中259259页：若以页：若以CP0CP0为计数输入端、为计数输入端、Q0Q0为输出端，即得到为输出端，即得到二进制计数器（或二分频器）；若以二进制计数器（或二分频器）；若以CP1CP1为计数输入端、为计数输入端、Q1Q1、Q2Q2、Q3Q3为输出端，即得到五进制计数器（或五分频器）；为输出端，即得到五进制计数器（或五分频器）；若将若将CP1CP1与与Q0Q0相连，同时以相连，同时以CP0CP0为计数输入端，为计数输入端，Q0Q0、Q1Q1、Q2Q2、Q3

55、Q3为输出端，即得到十进制计数器（或十分频器）。为输出端，即得到十进制计数器（或十分频器）。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路（1 1）同步级联。）同步级联。例：用两片例：用两片4 4位二进制加法计数器位二进制加法计数器7416174161采用同步级联方式采用同步级联方式构成的构成的8 8位二进制同步加法计数器，模为位二进制同步加法计数器，模为161616=25616=256。低位向高位进位低位向高位进位按十六进制按十六进制方式。高位使能端由低位的进方式。高位使能端由低位的进位供给，共用位供给，共用CPCP，叫并行进位方式。，叫并行进位方式。1 1计数器的级联（书中计数器的

56、级联（书中263263，MNMN的情况，的情况，M=N1M=N1* *N2N2）3Q2QETCP0D1D2D3DRCO1Q0Q74161(1)EPRDDLD13DD3DCPQ Q00RCO74161(2)L21ETQDQR2DEP111计数脉冲清零脉冲0132Q Q Q Q4576Q Q Q Q三、集成计数器的应用三、集成计数器的应用嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(2)LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(1)计数脉冲D/UENL0132Q Q Q

57、 QQ6Q7Q4Q5D（2）异步级联 例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。高位的CP由低位的进位供给,叫串行进位方式。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路例：如用两片例：如用两片74290采用异步级联方式组成的二位采用异步级联方式组成的二位8421BCD码十进制加法计数器。码十进制加法计数器。 模为模为1010=1003Q2Q1Q0Q74290(1)CP1CP2R0(2)R0(1)R9(1)9(2)RQ0Q12QQ374290(2)CP1CP20(2)RR0(1)9(1)RR9(2)计数脉冲置数脉冲清零脉冲个位输出十位输出01Q2QQ3Q01Q2

58、QQ3Q（3）用计数器的输出端作进位）用计数器的输出端作进位/借位端借位端有的集成计数器没有进位有的集成计数器没有进位/借位输出端，这时可根据具体情况，借位输出端，这时可根据具体情况，用计数器的输出信号用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位产生一个进位/借位。借位。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路2 2组成任意进制计数器组成任意进制计数器 MNMN的情况的情况(260(260页）页）充分利用清零端或置数控制端，让电路跳过某些状态而获得。充分利用清零端或置数控制端，让电路跳过某些状态而获得。设法跳过设法跳过N-MN-M个状态。书中图个状态。书中图5.3.335

59、.3.33同步与异步置数置零的区同步与异步置数置零的区别别. .嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的6进制计数器。进制计数器。QDQ1074160Q32Q3DETQ10Q211CPLD31DQEPQ计数脉冲RCO20DRD&Q0Q0000Q00010100001100102100101100101100010111Q3（1）异步异步清零法清零法异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计数器。 嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路QDRETEP

60、74163DRCO33QD211QL010QDCPDD1计数脉冲2&0132Q Q Q Q3Q0010000000011Q0001Q1Q010020101（2）同步清零法）同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器例：用集成计数器74163(具有同步清零端具有同步清零端)和与非门组成的和与非门组成的6进制计数器。进制计数器。嘉应学院电子信息工程系数字电子技术第五章 时序逻辑电路LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419100计数脉冲&Q30QQ21Q1100011001101001101002Q11011QQQ3010101111001011010001010（3 3）异步预置数法）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。异步预置数法适用于具有异步预置端的集成