第5章存储体系和结构02

1、计算机组成原理计算机组成原理第第5章章5.1 存储系统的组成存储系统的组成5.2 主存储器的组织主存储器的组织5.3 半导体随机存储器和只读存储器半导体随机存储器和只读存储器5.4 主存储器的连接与控制主存储器的连接与控制5.5 提高提高主存读写速度的主存读写速度的技术技术5.6 多体交叉存储技术多体交叉存储技术5.7 高速缓冲存储器高速缓冲存储器5.8 虚拟存储器虚拟存储器计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器 主存储器通常分为主存储器通常分为RAM和和ROM两大部分两大部分。RAM可读可写，可读可写，ROM只能读不能写。下面重点只能读不

2、能写。下面重点讨论讨论RAM的工作原理与结构，以及的工作原理与结构，以及ROM的基本的基本类型。类型。RAM: random access memorySRAM: Static RAMDRAM: Dynamic RAM ROM: read only memory注意计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器5.3.1 RAM记忆单元电路记忆单元电路 存放一个二进制位的物理器件称为记存放一个二进制位的物理器件称为记忆单元，它是存储器的最基本构件，忆单元，它是存储器的最基本构件，地址地址码相同的多个记忆单元构成一个存储单元码相同的多个记忆单元构成一

3、个存储单元。记忆单元记忆单元可以由各种材料制成，但最常见可以由各种材料制成，但最常见的的由由MOS电路组成。电路组成。MOS型存储器根据记型存储器根据记忆单元的结构又可分为静态忆单元的结构又可分为静态RAM和动态和动态RAM两种。静态两种。静态RAM，即，即SRAM（Static RAM），其存储电路以双稳态触发器为基），其存储电路以双稳态触发器为基础；础；动态动态RAM，即，即DRAM（Dynamic RAM），其存储电路以电容为基础），其存储电路以电容为基础。注意计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器六管静态六管静态MOS记忆单元电路记

4、忆单元电路四管动态四管动态MOS记忆单元电路记忆单元电路单管动态记忆单元电路单管动态记忆单元电路计算机组成原理计算机组成原理2022-4-2256T：指的是由六个晶体管组成，如图中的M1、M2、M3、M4、M5、M6.SRAM中的每一bit存储在由4个场效应管（M1, M2, M3, M4）构成两个交叉耦合的反相器中。另外两个场效应管（M5, M6）是存储基本单元到用于读写的位线(Bit Line)的控制开关。SRAM六管结构的工作原理计算机组成原理计算机组成原理2022-4-22CMOS静态反相器SRAM cell 6TSR 锁存器SRAM六管结构的工作原理计算机组成原理计算机组成原理202

5、2-4-227其实CMOS静态反相器等价于一个非门！SRAM cell 6T等价于SR锁存器（也就是RS触发器）writing简单的阐释计算机组成原理计算机组成原理2022-4-228 反相器，是一种电路器件，其输出是输入的逻辑非。如图所示的CMOS静态反相器，由两个互补的金属氧化物半导体场效应管(MOSFET)组成，源极连接在高电平的是P沟道场效应管，源极连接在低电平的是N沟道场效应管。输入电路接在两个场效应管的栅极上，输出电路从两个场效应管的连接处接出。当输入低电平，则P沟道场效应管开通，N沟道场效应管关闭，输出高电平。当输入高电平，则N沟道场效应管开通，P沟道场效应管关闭，输出低电平。这

6、就实现了“反相”输出。反相器计算机组成原理计算机组成原理2022-4-22SRAM的设计一个SRAM基本单元有0 and 1两个电平稳定状态。SRAM基本单元由两个CMOS反相器组成。两个反相器的输入、输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这实现了两个反相器的输出状态的锁定、保存，即存储了1个位元的状态。除了6管的SRAM，其他SRAM还有8管、10管甚至每个位元使用更多的MOS的实现。 这可用于实现多端口（port）的读写访问，如显存或者寄存器堆的多口SRAM电路的实现。计算机组成原理计算机组成原理2022-4-22SRAM的设计

7、 一般说来，每个基本单元用的MOS数量越少，其占用面积就越小。由于硅芯片（silicon wafer）的生产成本是相对固定的，因此SRAM基本单元的面积越小，在硅芯片上就可以制造更多的位元存储，每位元存储的成本就越低。内存基本单元使用少于6个MOS是可能的 如3管, 甚至单管，但单管存储单元是DRAM，不是SRAM。计算机组成原理计算机组成原理2022-4-22SRAM的设计访问SRAM时，字线字线（Word Line）加高电平，使得每个基本单元的两个控制开关用的MOS管M5与M6开通，把基本单元与位线位线（Bit Line）连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线

8、，但是这种取反的位线有助于改善噪声容限.计算机组成原理计算机组成原理2022-4-2212SRAM的操作SRAM的基本单元有3种状态：standby (电路处于空闲), reading (读)与writing (修改内容). SRAM的读或写模式必须分别具有readability（可读）与write stability（写稳定）.Standby 如果字线（Word Line）没有被选为高电平, 那么作为控制用的M5与M6两个晶体管处于断路，把基本单元与位线隔离。由M1 M4组成的两个反相器继续保持其状态，只要保持与高、低电平的连接。计算机组成原理计算机组成原理2022-4-2213Readin

9、g 假定存储的内容为1, 即在Q处的电平为高. 读周期之初，两根位线预充值为逻辑1, 随后字线WL充高电平，使得两个访问控制MOS管M5与M6通路。第二步是保存在Q的值传递给位线BL在它预充的电位，而泻掉（BL非）预充的值，这是通过M1与M5的通路直接连到低电平使其值为逻辑0 (即Q的高电平使得MOS管M1通路). 在位线BL一侧，MOS管M4与M6通路，把位线连接到VDD所代表的逻辑1 (M4作为P沟道场效应管，由于栅极加了（Q非）的低电平而M4通路). 如果存储的内容为0, 相反的电路状态将会使（BL非）为1而BL为0. 只需要（BL非）与BL有一个很小的电位差，读取的放大电路将会辨识出哪

10、根位线是1哪根是0. 敏感度越高，读取速度越快。SRAM的操作计算机组成原理计算机组成原理2022-4-2214Writin写周期之初，把要写入的状态加载到位线。如果要写入0，则设置（BL非）为1且BL为0。随后字线WL加载为高电平，位线的状态被载入SRAM的基本单元。这是通过位线输入驱动（的MOS管）被设计为比基本单元（的MOS管）更为强壮，使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态！SRAM的操作计算机组成原理计算机组成原理RAM的特点：计算机组成原理计算机组成原理计算机组成原理计算机组成原理单管动态单管动态MOS存储单元电路存储单元电路 deli tan 加入VIP| 个人

11、中心 | | 百度首页 百度文库_文档分享平台 新闻 网页 贴吧 知道 音乐 图片 视频 地图 百科文库 3 帮助 全部 DOC PPT TXT PDF XLS 首页分类教育文库精品文库 个人认证 机构合作 文库VIP 个人中心 百度文库专业资料IT/计算机计算机硬件及网络上传文档 评价文档： 相关文档推荐微机原理与接口技术v20-. 136页 免费 微机原理与接口技术第四. 87页 免费 微机原理与接口技术,第四. 36页 免费 微机原理与接口技术-第4. 29页 免费 微机原理与接口技术(楼顺. 73页 免费 微机原理与接口技术 第4章 elsiebess上传于2016-03-10|暂无评

12、价|3人阅读|0次下载|暂无简介|举报文档- 分享到：QQ空间新浪微博人人网微信 / 83 加入VIP,免劵下载本文 大小：2.33MB 1下载券下载 收藏此文档 您的评论 写点评论支持下文档贡献者240发布评论 用户评价暂无评论 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x

13、x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x 2016 Baidu 使用百度前必读 | 文库协议 | 网站地图x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x

14、x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x 计算机组成原理计算机组成原理计算机组成原理计算机组成原理半导体存储芯片简介半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构计算机组成原理计算机组成原理存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片计算机组成原理计算机组成原理2. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(

15、1) 线选法线选法计算机组成原理计算机组成原理(2) 重合法重合法计算机组成原理计算机组成原理 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4计算机组成原理计算机组成原理A T1 T4T5T6

16、T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUT读选择有效读选择有效计算机组成原理计算机组成原理T1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放

17、DIN列选列选T7、T8 开开（左）（左） 反相反相T5A （右）（右） T8T6ADINDINT7写选择有效写选择有效T1 T4计算机组成原理计算机组成原理 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1K4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114计算机组成原理计算机组成原理 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写

18、电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组计算机组成原理计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写

19、电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832计算机组成原理计算机组成原理15031

20、1647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第一组第二组第二组第三组第三组第四组第四组0163248CSWE计算机组成原理计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS016483

21、2第一组第一组第二组第二组第三组第三组第四组第四组15031164732634801632480000000000计算机组成原理计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组15031164732634801632480164832计算机组成原理计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读

22、写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832计算机组成原理计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组

23、第二组第二组第三组第三组第四组第四组1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4计算机组成原理计算机组成原理A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写计算机组成原理

24、计算机组成原理150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS000

25、0000000150311647326348计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS0164832计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电

26、路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O40164832计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路

27、读写电路读写电路读写电路读写电路读写电路0164832计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组I/O1I/O2

28、I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40164832计算机组成原理计算机组成原理第一组第一组第二组第二组第三组第三组第四组第四组I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016

29、3015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01632480164832计算机组成原理计算机组成原理ACSDOUT地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCO

30、CO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的数据维持时间数据维持时间计算机组成原理计算机组成原理ACSWEDOUTDIN (4) 静态静态 RAM (2114) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地址有下一次地址有效效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳

31、定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间计算机组成原理计算机组成原理DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11 (1) 动态动态 RAM 基本单元电基本单元电路路 2. 动态动态 RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时 CS 充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有

32、电流有电流计算机组成原理计算机组成原理单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码

33、器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写计算机组成原理计算机组成原理11111A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控

34、控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111计算机组成原理计算机组成原理A9A8A7A6A5读读 写写

35、控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001计算机组成原理计算机组成原理A9A8

36、A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001读读 写写 控控 制制 电电 路路计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11

37、111010001读读 写写 控控 制制 电电 路路计算机组成原理计算机组成原理A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001读读 写写 控控 制制 电电 路路计算机组成原理计算机组成原理时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列

38、译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUT行地址行地址缓存器缓存器列地址列地址缓存器缓存器 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性DINDOUTA6A0计算机组成原理计算机组成原理 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K 1位位) 芯片芯片 读读 原原理理

39、读放大器读放大器 读放大器读放大器 读放大器读放大器630 0 0I/O缓冲缓冲输出驱输出驱动动OUTD计算机组成原理计算机组成原理 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K1位位) 芯片芯片 写写 原原理理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器 读放大器读放大器630计算机组成原理计算机组成原理 (3) 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址

40、行地址 RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT 有效有效数据数据 DIN 有效有效读时序读时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效计算机组成原理计算机组成原理 (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5 s s ）“死时间率死时间率” 为为 128/4 000 100% = 3.2%“死区死区” 为为 0.5 s s 128 = 64 s s 周期序号周期序号地址序号地址序号tc0123871 387

41、201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms）刷新序号刷新序号tcXtcY 以以128 128 矩阵为例矩阵为例计算机组成原理计算机组成原理tC = = tM + + tR读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1 s ）(存取周期为存取周期为 0.5 s + 0.5 s )以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW

42、/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期计算机组成原理计算机组成原理 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次计算机组成原理计算机组成原理 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较计算机组成原理计算机组成原理 四、只读存储器（四、只读存

43、储器（ROM） 1. 掩模掩模 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” 2. PROM (一次性编程一次性编程) VCC行线行线列线列线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断计算机组成原理计算机组成原理 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不

44、形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + + + +_ _ _ 计算机组成原理计算机组成原理控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/Progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平计算机组成原理计算

45、机组成原理 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. Flash Memory (闪速型存储器闪速型存储器) 比比 EEPROM快快EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能计算机组成原理计算机组成原理 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展 （增加存储字长）（增加存储字长）10根地址线根地址线8根数据线根数据线DDD

46、0479AA021142114CSWE2片片计算机组成原理计算机组成原理 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1计算机组成原理计算机组成原理 (3) 字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码1K41

47、K41K41K41K41K41K41K4？片？片8片片计算机组成原理计算机组成原理 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载计算机组成原理计算机组成原理例例1 1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7

48、 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位计算机组成原理计算机组成原理(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00

49、 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM计算机组成原理计算机组成原理 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 CPU 与存储器的连接图与存储器的连接图计算机组成原理计算机组成原理(1) 写出对应的二进制地址码写出对应的二进制地址码例例 假设同前，要求

50、最小假设同前，要求最小 4K为系统为系统 程序区，相邻程序区，相邻 8K为用户程序区。为用户程序区。(2) 确定芯片的数量及类型确定芯片的数量及类型(3) 分配地址线分配地址线(4) 确定片选信号确定片选信号1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址线的地址线计算机组成原理计算机组成原理例例 设设 CPU 有有 20 根地址线，根地址线，8 根数据线。根数据线。 并用并用 IO/M 作访存控制信号。作访存控制信号。RD 为读命令，为读命令， WR 为写命令。现有为写命令。现有 2764 EPROM ( 8K 8位位 ), 外特性如

51、下：外特性如下：用用 138 译码器及其他门电路（门电路自定）画出译码器及其他门电路（门电路自定）画出 CPU和和 2764 的连接图。要求地址为的连接图。要求地址为 F0000HFFFFFH , 并并写出每片写出每片 2764 的地址范围。的地址范围。D7D0CEOECE片选信号片选信号OE允许输出允许输出PGM可编程端可编程端PGMA0A12计算机组成原理计算机组成原理六、存储器的校验六、存储器的校验编码的纠错编码的纠错 、检错能力与编码的最小距离有关检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位

52、纠错能力的编码汉明码是具有一位纠错能力的编码L 1 = D + C ( DC )1 . 编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 具有具有 一位一位 纠错能力纠错能力计算机组成原理计算机组成原理汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值 ？2k n + k + 1检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有关组成汉明码的三要素组成汉明码的三要素2 . 汉明码的组成汉明码的组成

53、2i ( i = 0，1，2 ，3 ， )计算机组成原理计算机组成原理各检测位各检测位 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11，C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11，C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13，C8 检测的检测的 g4 小组包含第小组包含第

54、8，9，10，11，12，13，14，15，24，计算机组成原理计算机组成原理例例4.4 求求 0101 按按 “偶校验偶校验” 配置的汉明码配置的汉明码解：解： n = 4根据根据 2k n + k + 1得得 k = 3汉明码排序如下汉明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为的汉明码为 010010101 0 110计算机组成原理计算机组成原理按配偶原则配置按配偶原则配置 0011 的汉明码的汉明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：解： n = 4 根据根据

55、 2k n + k + 1取取 k = 3C1= 3 5 7 = 1C2= 3 6 7 = 0C4= 5 6 7 = 0 0011 的汉明码为的汉明码为 1000011练习练习1计算机组成原理计算机组成原理3. 汉明码的纠错过程汉明码的纠错过程形成新的检测位形成新的检测位 Pi ，如增添如增添 3 位位 （k = 3）， 新的检测位为新的检测位为 P4 P2 P1 。以以 k = 3 为例，为例，Pi 的取值为的取值为P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7对于按对于按 “偶校验偶校验” 配置的汉明码配置的汉明码 不出错时不出错时 P1= 0，P2 = 0，P4

56、 = 0C1C2C4其位数与增添的检测位有关，其位数与增添的检测位有关，计算机组成原理计算机组成原理P1= 1 3 5 7 = 0 无错无错P2= 2 3 6 7 = 1 有错有错P4= 4 5 6 7 = 1 有错有错P4P2P1 = 110第第 6 位出错，可纠正为位出错，可纠正为 0100101，故要求传送的信息为故要求传送的信息为 0101。纠错过程如下纠错过程如下解：解： 例例 接收到的汉明码为接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么? 计算机组成原理计算机组成原理练习练习*P4 = 4 5 6 7 = 1P

57、2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位错，可不纠位错，可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程练习练习*按配奇原则配置按配奇原则配置 0011 的汉明码的汉明码配奇的汉明码为配奇的汉明码为 0101011计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器5.3.2 动态动态RAM的刷新的刷新1.刷新间隔刷新间隔 前面已经说过，为了维持前面已经说过，为了维持MOS型动态型动态记忆单元的存储信息，每隔一定时间必须记忆单元的存储信息，每隔一定时

58、间必须对存储体中的所有记忆单元的栅极电容补对存储体中的所有记忆单元的栅极电容补充电荷，这个过程就是刷新。充电荷，这个过程就是刷新。 一般选定一般选定MOS型动态存储器允许的最型动态存储器允许的最大刷新间隔为大刷新间隔为2ms，也就是说，应在，也就是说，应在2ms内，将全部存储体刷新一遍。内，将全部存储体刷新一遍。计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器 值得一提的是，刷新和重写（再生）值得一提的是，刷新和重写（再生）是两个完全不同的概念，切不可加以混淆。是两个完全不同的概念，切不可加以混淆。重写是随机的，某个存储单元只有在破坏性重写是随机的，

59、某个存储单元只有在破坏性读出之后才需要重写。而刷新是定时的，即读出之后才需要重写。而刷新是定时的，即使许多记忆单元长期未被访问，若不及时补使许多记忆单元长期未被访问，若不及时补充电荷的话，信息也会丢失。重写一般是按充电荷的话，信息也会丢失。重写一般是按存储单元进行的，而刷新通常以存储体矩阵存储单元进行的，而刷新通常以存储体矩阵中的一行为单位进行的。中的一行为单位进行的。2.刷新方式刷新方式 常见的刷新方式有集中式、分散式和异常见的刷新方式有集中式、分散式和异步式三种。步式三种。计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器 例如，对具有例如，对具有

60、1024个记忆单元（排列个记忆单元（排列成成3232矩阵）的存储芯片进行刷新，刷新矩阵）的存储芯片进行刷新，刷新是按行进行的，且每刷新一行占用一个存取是按行进行的，且每刷新一行占用一个存取周期，存取周期为周期，存取周期为500ns（0.5 s）。）。32行行32列列计算机组成原理计算机组成原理5.3 半导体随机存储器半导体随机存储器和只读存储器和只读存储器(1)集中刷新方式集中刷新方式 在允许的最大刷新间隔内，按照存储在允许的最大刷新间隔内，按照存储芯片容量的大小集中安排若干个刷新周期，芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。刷新时停止读写操作。 刷新时间刷新时间=存储体矩阵行数存储