数字钟报告西安交通大学

1、精选优质文档-倾情为你奉上 HDL综合实验报告 学号： 电气 班 一.实验目的通过使用ISE13.4和FPGA进行简单逻辑门的设计与实现，进而达到以下目的：1)学习使用ISE软件生成一个新工程文件；2)学习使用HDL进行电路设计；3)学会编辑顶层文件和用户约束文件；4)熟悉仿真、综合、实现以及FPGA配置等；5)熟悉在Basys2开发板上的简单外围设备的控制。二.实验要求数字钟 设计一个完整的数字钟，小时和分钟用数码管显示，秒用发光二极管闪烁显示，每秒闪烁。如有可能，请增加校时功能（P162，（2）。三.实验内容1).工程文件的建立 操作步骤： File-New Project-输入工程文件名

2、-选择Family:Spartan 3E;Device:XC3S100E;Package:CP132;Preferred Language:Verilog-Finish2) .输入HDL(Verilog)程序 操作步骤： Project-New Source-选择Verilog Module-输入文件名-Next-Finish-进入程序输入页面-编写逻辑门的Verilog程序如下：timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 13:26:34 05/07/2014 / Design Name: / Module Name:

3、 CLock_top / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module CLock_top( input wire clk, input wire clr, input wire addBtn0, input wire addBtn1, input wire addBtn2, output Second_Flash, output 6:0

4、 a_to_g, output 3:0 an ); wire 3:0 Second_L; wire 3:0 Second_H; wire 3:0 Minute_L; wire 3:0 Minute_H; wire 3:0 Hour_L; wire 3:0 Hour_H; wire jinwei1; wire jinwei2; SecondPulse U0(.clk(clk),.clr(clr),.sec(Second_Flash);cnt60 U1(.clk(Second_Flash),.clr(clr),.cnt60_L(Second_L),.cnt60_H(Second_H),.carry

5、(jinwei1);cnt60 U2(.clk(jinwei1|addBtn0),.clr(clr),.cnt60_L(Minute_L),.cnt60_H(Minute_H),.carry(jinwei2),.an(addBtn0);cnt24 U4(.clk(jinwei2|addBtn2),.clr(clr),.cnt24_L(Hour_L),.cnt24_H(Hour_H),.carry(carry);disp U3(.clk(clk),.LED0_num(Minute_L),.LED1_num(Minute_H),.LED2_num(Hour_L),.LED3_num(Hour_H)

6、,.a_to_g(a_to_g),.an(an);endmodulemodule SecondPulse(input wire clk,input wire clr,output reg sec);reg 26:0 q1;always(posedge clk or posedge clr)beginif(clr=1)q1<=0;else if(q1=)beginq1<=0;sec=sec;endelseq1<=q1+1;endendmodulemodule cnt60(input wire clk,input wire clr,input wire an,output reg

7、3:0cnt60_L,output reg3:0cnt60_H,output reg carry);initial begincnt60_L=0;cnt60_H=0;endalways(posedge clk or posedge clr)beginif(clr=1)begincnt60_L<=0;cnt60_H<=0;endelsebegincarry<=0;cnt60_L<=cnt60_L+1;if(cnt60_L=9)begincnt60_L<=0;cnt60_H<=cnt60_H+1;endif(cnt60_H=5&&cnt60_L=

8、9)begincnt60_L<=0;cnt60_H<=0;if(an=0)carry<=1;endendendendmodulemodule cnt24(input wire clk,input wire clr,output reg3:0cnt24_L,output reg3:0cnt24_H,output reg carry);initial begincnt24_L=0;cnt24_H=0;endalways(posedge clk or posedge clr)beginif(clr=1)begincnt24_L<=0;cnt24_H<=0;endelse

9、begincarry<=0;cnt24_L<=cnt24_L+1;if(cnt24_L=9)begincnt24_L<=0;cnt24_H<=cnt24_H+1;endif(cnt24_H=2&&cnt24_L=3)begincnt24_L<=0;cnt24_H<=0;carry<=1;endendendendmodulemodule disp(input wire clk,input 3:0LED0_num,input 3:0LED1_num,input 3:0LED2_num,input 3:0LED3_num,output reg

10、6:0a_to_g,output reg3:0 an);reg1:0s;reg3:0 digit;reg16:0 clkdiv;always(*)beginan=4'b1111;s<=clkdiv16:15;ans=0;case(s)0:digit<=LED0_num3:0;1:digit<=LED1_num3:0;2:digit<=LED2_num3:0;3:digit<=LED3_num3:0;default:digit<=LED3_num3:0;endcasecase(digit)0:a_to_g=7'b;1:a_to_g=7'

11、b;2:a_to_g=7'b;3:a_to_g=7'b;4:a_to_g=7'b;5:a_to_g=7'b;6:a_to_g=7'b;7:a_to_g=7'b;8:a_to_g=7'b;9:a_to_g=7'b;'hA:a_to_g=7'b;'hB:a_to_g=7'b;'hC:a_to_g=7'b;'hD:a_to_g=7'b;'hE:a_to_g=7'b;'hF:a_to_g=7'b;default:a_to_g=7'b;e

12、ndcaseendalways(posedge clk)beginclkdiv<=clkdiv+1;endendmodule3).约束文件的编写 操作步骤： Project-New Source-选择Implantation Constraints File-输入文件名-Next-Finish-输入ucf文件如下：NET "a_to_g0"LOC=M12;NET "a_to_g1"LOC=L13;NET "a_to_g2"LOC=P12;NET "a_to_g3"LOC=N11;NET "a_to_

13、g4"LOC=N14;NET "a_to_g5"LOC=H12;NET "a_to_g6"LOC=L14;NET "an3"LOC=K14;NET "an2"LOC=M13;NET "an1"LOC=J12;NET "an0"LOC=F12;NET"clk"LOC=B8;NET"clr"LOC=A7;NET"Second_Flash"LOC=M5;NET"addBtn2"LOC=M4;NET&quo