第十章触发器与时序逻辑电路

1、第十章触发器与时序逻辑电路第一节RS触发器本节重点:1、RS触发器2、可控RS触发器本节难点:1、基本RS触发器原理2、可控RS触发器原理复习导入:从反馈作用引入讲授新课:一、基本RS触发器1、电路结构与非门组成的基本RS触发器（a逻辑电路（”逻辑符号由两个与非门组成的基本RS触发器。图（b）为其逻辑符号。Sd和Rd为信号输入端，用它们上面的非号表示低电平有效，在逻辑符号中用小圆圈表示。Q和Q为输出端。2、工作原理Rd=Sd=1（Rd和Sd都接高电位）设触发器的原状态为0,即Q=0,Q=1o由图（a）可知，Q的0状态接到门G2的输入端以确保门G2的输出是1;Q的1状态接到门G的输入端以确保门G

2、的输出是0。_设触发器的原状态为1,即q=1,_Q=0。由图（a）可知，Q的I状态接到门G的输入端以确保门G的输出是0;Q的0状态接到门G的输入端以确保门G的输出是1o由上述分析可见，不论触发器的原状态是0还是1,只要Rd=Sd=1,触发器就能保持原状态不变，此时称触发器为记忆态。1位基本RS触发器可以记忆1位二进制数。 SD=1，Rd=0（Sd接高电位，Rd端加负脉冲）当Rd端加负脉冲时，Rd=0，无论Q的原状态如何都使Q=1。Q的1状态接到门G的输入端以确保Q=0;Q的0状态接到门G2的输入端以确保Q=1。当负脉冲消失时，Rd=Sd=1，根据的分析可知，触发器将保持Q=0的状态不变。可见当

3、Sd接高电位，Rd端加负脉冲时，可使触发器置0并保持。 Rd=1，Sd=0（Rd接高电位,Sd端加负脉冲）当Sd端加负脉冲时，Sd=0，无论Q的原状态如何都使Q=1。Q的I状态接到门G的输入端以确保Q=0；Q的0状态接到门G的输入端以确保Q=1。当负脉冲消失时，Rd=Sd=1，触发器保持Q=1的状态不变。可见当Rd接高电位，Sd端加负脉冲时，可使触发器置1并保持。 Rd=Sd=0（SD和Rd端同时加负脉冲）当Rd和Sd端同时加负脉冲时，Rd=Sd=0，无论Q的原状态如何，都使Q=Q=0,这违反了Q与°状态相反的逻辑关系。当负脉冲同时消失时，Rd和SD端同时由0变为1,门G和G的输入全

4、都为1。理论上此时两个门的输出都应为0,但由于门G和G的传输延迟时间不同，或者门G先变为0,或者门G先变为0,只要有一个门先变为0,另一个门就不会再变为0了。可见，Rd和Sd端同时由0变1时，触发器的状态是不确定的，所以要禁止这种状态出现。综上所述，基本RS触发器具有置0、置1并保持的功能。需置0时，令Sd=1,在Rd端加负脉冲；需置1时，令RD=1,在Sd端加负脉冲。但不允许在Sd和Rd端同时加负脉冲。3. 逻辑功能的表示方法（1）用真值表表示我们把触发器接收输入信号之前的状态称为现态，用Q表示。把触发器接n1收输入信号之后所处的新的状态称为次态，用Q表示。基本RS触发器的逻辑功能可以用真值

5、表来表示。由与非门组成的基本RS触发器真值表RdSdQnQn1功能000001不定不定不允许0100置001101001置110111100保持1111(2) 用时序图来描述一般先设初始状态Q为0(也可以设为1),然后根据给定输入信号波形，相应画出输出端Q的波形，这种波形图称为时序图，可直观地显示触发器的工作情况。在画波形图时，丿口遇到触发器输入条件Rd=Sd=0时，而此后又同时出现Rd=Sd=1，则Q和Q为不定状态，用斜实线或虚线注明，以表示触发器处于失效状态，直至下一个SD或RD使输出有确定的状态为止。基本RS触发器波形图举例、可控RS触发器1、电路结构同步RS触发器的组成和符号（a）逻辑

6、电路（b）逻辑符号可控RS触发器的电路组成和符号图如图。图（a）中，Q与Q是触发器的输出端，CP是时钟脉冲（正脉冲）的输入端，R和S是信号输入端。门G和G2构成基本RS触发器。SD和RD是直接置0端和置1端，在SD或RD端加负脉冲可将触发器直接置0或置1。图（b）中，SD和RD端有小圆圈，表示在此处输入负脉冲时可使触发器状态置0或置1,当触发器开始工作时，这两个端子要接高电平。框内的R、S为输入定义符号，C为控制关联符号，C右边和R、S左边的1为关联序号，它的含义是：当控制信号C的输入有效时，与C序号相同的R、S才能对电路起作用。2、逻辑功能（1）R=S=0由于R=s=c时，无论有无CP到来，

7、门G3和G4的输出均为1。由于基本RS触发器的输入全为1，因而保持触发器的原状态不变。（2）R=0,S=1由于S=l，当CP到来时，门G输入全I而输出0。此时不论门G的其他输入端是什么状态，其必输出1,即Q=1;R=0使门G4输出1,此时门G2输入全1而输出0,这个0状态接到门G的输入以确保Q=1。当时钟消失，即CP=0时，门G3和G的输出均为1,使基本RS触发器的输入全为1而保持Q=1的状态不变。（3）R=l,S=0_由于R=l，当CP到来时，使门G输入全1而输出0,此时门G2必输出1,即Q=1；由于S=0,当CP=I时，门G输出1。此时门G输入全1而输出0,即Q=0,这个0状态接到门G的输

8、入以确保Q=1。当时钟消失，即CP=0时，门G和G的输出均为1，使基本RS触发器的输入全为1而保持Q=0的状态不变。（4）R=S=1由于R=S=1当CP到来时，门G3和G4的输出均为0,则基本RS触发器处于输入为00的状态。当时钟消失，即CP=0时，门G3和G的输出均变为1,使基本RS触发器的输入同时由0变成1,所以Q的状态将不定。表中的Q是时钟没到时触发器的状态，Q1是时钟作用之后触发器的状态。可控RS触发器的逻辑功能表RSQn1说明00Qn记忆功能011输出状态同S10011状态不定应禁止出现此状态可控RS触发器的工作波形举例如图所示。图中触发器的初始状态Q=1。在CP没到来时，令Sd=1

9、，在Rd端加负脉冲使触发器复位。sIII/1'0一111111»1111HbJP-I11111-11111丄VII1VKii11十-VLu可控RS触发器的工作波形3、特性方程n1n触发器次态Q与r、s及现态Q之间关系的逻辑表达式称为触发器的特性方程。可控RS触发器的特性方程为：Q1SRqA（CP=1期间有效）RS=o（约束条件）第二节边沿触发器本节重点:1、边沿JK触发器2、边沿D触发器本节难点:1、边沿JK触发器原理2、边沿D触发器原理复习导入:从如何消除可控RS触发器的缺点引入讲授新课:一、边沿触发JK触发器1、边沿触发器可分为正边沿触发器（时钟脉冲的上升沿触发）和负边沿

10、触发器（时钟脉冲脉冲的下降沿触发）两类。2、逻辑符号RdKcJSd3、JK触发器的功能J=K=0时：Qi+1=QnJ=K=1时：Ch+1=J=0，K=1时：Qi+1=°J=1,K=0时：Qi+1=1二、D触发器1、逻辑符号如图所示是维持阻塞D触发器的逻辑符号。D是信号输入端，框内“>”表示用时脉冲CP上升沿触发，所以维持阻塞D触发器又称为边沿D触发器。n%第CP>C1口'IDFCC>维持阻塞D触发2、功能表功能表输入输出功能说明RdSdDCPQn1Qn101XX01l=LrH护c异步置010XX10l=LrH护a异步置1110T01置0111T10置111X

11、0QnQn保持00XX11不允许3、工作原理n1（1）异步置0。当Rd=0、Sd=|时，触发器置0,Q=0,它与时钟脉冲CP及D端的输入信号没有关系，称为异步置0端。n1（2）异步置1。当Rd=|、Sd=0时，触发器置I，Q=1。它同样与时钟脉冲CP及D端的输入信号没有关系，称为异步置1端。由此可见，Rd端和Sd端的信号对触发器的控制作用优先于CP信旦（3）置0。取Rd=Sd=l，如D=0,则在CP由0正跃到1时，1=0。由于触发器的置0和CP同步到来，因此，又称为同步置（4）置1。取Rd=Sd=|，如d=|，则在CP由0正跃到1时，1=1。由于触发器的置I和CP同步到来，因此，又称为同步置Q

12、nQn触发器置0,0。触发器置I，1。（5）保持。取Rd=Sd=|，在CP=0时，这时不论D端输入信号为0还是为1，触发器都保持原来的状态不变。第三节寄存器本节重点:1、数码寄存器2、移位寄存器本节难点:1、数码寄存器原理2、移位寄存器原理复习导入:从边沿触发的应用引入讲授新课:一、数码寄存器数码寄存器具有接收、保存和清除数码的功能，也称为基本寄存器，它可以用RS、D、JK来实现。按照接收数码的方式不同，数码寄存器有双拍工作和单拍工作两种方式。CP1、双拍接收方式数码寄存器如图所示电路为基本RS触发器组成的双拍工作方式数码寄存器。港零指令"LTTL接收指省双拍工作方式数码寄存器其工作

13、过程如下：（1）清零（第一拍）在接收数码之前先在清零端加一个负脉冲把所有触发器复位到o状态，即QQQQ-OOOO,第一拍清除原有数码，以保证正确接收数码。（2）接收数码（第二拍）清零工作完成后，在接收端给出一个接收正脉冲，将与非门14打开，输入数码D3d2d1Do通过与非门进入寄存器中，并保存起来。例如待存的数码D3d2d1Do=1O1O,在接收正脉冲作用下，门4、门2的输出为O,使触发器FF3、FF1的RS=1O,将触发器FF3、FF1置成1状态。而门3、门1的输出为1,使触发器FF2、FFo的RS=11，触发器FF2、FFo保持原状态O,故寄存器的状态Q3Q2Q1Qo=1O1O,数据已存入

14、寄存器。可见第二拍是用来接收数据。若没有第一拍清零信号，假设寄存器原来存放的信号为1110,此时要存入数据D3d2DiDo=1010,则因为FF2、FFo的状态不变，会出现错误结果1110,故第拍清零非常重要。双拍接收方式，虽然电路简单，但是每次接收数码必须给出两个控制脉冲，这样限制了电路的工作速度。这种在一个脉冲作用下，各位数码是同时输入、各位输出也是同时建立起来的输入输出方式叫并行输入、并行输出2、单拍工作方式数码寄存器如图所示是一个由基本RS触发器组成的4位数码寄存器。它不需要清零,当接收端有一个接收正脉冲时就可接收数据，故叫单拍接收寄存器。62单拍工作方式基本寄存器18均开启，无论数码

15、R、S的信号都相反，各触数值而变。工作过程如下：当接收端有一个正脉冲时，与非门D3d2d1Do为何值，经过与非门的控制，使得触发器发器同步翻转，输出QsQzQQo将分别随D3d2d1Do例如待存数码为D3d2d1Do=111O,当接收端来一个接收正脉冲，与非门18均开启，使得触发器FF3、FF2、FF1置成1状态，而触发器FFo的RS=01，触发器FFo置成0状态，于是寄存器状态Q3Q2QQo=111O。二、移位寄存器移位寄存器不仅能寄存数码，还能在移位指令的作用下使寄存器中的各位数码依次向左或向右移动。按照移位的方向不同，移位寄存器有单向移位和双向移位之分。1、单向移位寄存器如图（a）是由维

16、持阻塞D触发器构成的右移移位寄存器。存储器前一级的输出端Q依次接到下一级的数据输入端D，仅由第一个触发器FFo的输入端Do接收外来的输入代码，Do为串行输入端，Q3Qo为并行输出端，Q3为串行输出端。并行输出001鸟414678单向右移移位寄存器(a)逻辑图(b)工作波形图举例现在分析将数据1101从高位至低位送入移位寄存器的情况。设寄存器的原始状态Q3Q2QiQo=OOOO,先送入的是高位数据，那么当第一个CP上升沿到来时寄存器状态为Q3Q2QiQo=OOO1,第二个CP上升沿到达时，次高位数据迸人FFo,各触发器的状态都移入右边相邻的触发器，于是Q3Q2QiQo=OO11。依此类推，第三个

17、CP上升沿后，Q3Q2QiQo=oiio,第四个CP上升沿后，Q3Q2QiQo=iioi。这时并行输出端的数码与输入的数据相对应，完成了将4位数码由串行输入转换为并行输出的过程。其工作时序图如图(b)所示。移位寄存器的移位过程也可以用如图所示的示意图来表示。移位寄存器工作过程示意图由以上分析可知，图所示电路可称为串行输入、串行输出与并行输出移位寄存器。2、双向移位寄存器(1)电路结构和逻辑功能在单向移位寄存器的基础上，增加由门电路组成的控制电路，就可以构成既能左移又能右移的双向移位寄存器。4位双向移位寄存器定型产品74LS194的逻辑图和逻辑符号图及电路的逻辑功能。Ci(l4)FFi4Th4T

18、h2<k1&11>i呵10)4位双向移位寄存器74LS194逻辑图以触发器FFi为例，根据逻辑图，由RS触发器的特征方程可得Q；11SiRQ；由于1S1R，所以_Q：11RMoQ2MiQ0m0m1d1当Mo=O,M仁1时，Q1Q2，即为左移寄存器;当Mo=1,M1=0时，Q1Qo，即为右移寄存器;当Mo=M1=O时，CP被圭寸锁,触发器维持原态不变,使寄存器具有保持功能。5)r-J234JL.n.fl,.Lf.o11_J-IK(14)374LS194逻辑符号图74LS194逻辑功能表所示。4位双向移位寄存器74LS194功能表序号清零控信制号时串輸行人井*ACRAJaCPD

19、mlDsnD*口厉Ds20610XXXXXXXX0400清零21XX0XXXXXXQ<w保持3)t1tXX业右必心业叭14)n1XXXXX1£Qi,Qr右移51D1*1XXXXX0%J右瞬61i0t1XXXXXQkQ?n1左移71i0+0XXXXXQu(J1H08100XXXXXXXQ»gQm保特74LS194功能如下：（1）CR为清零端，CR为o电平时，寄存器Q3Qo均为o。CR也是使能端,CR=1时，允许工作；CR=o时，禁止工作，不能进行置数和移位。（2）从序号3到序号8所示的各输出与输入的关系已在前面叙述过，即具有正常的寄存、移位和保持功能第四节计数器本节重点

20、:1、同步计数器2、异步计数器本节难点:1、计数器的连接2、任意进制计数器复习导入:从生活中的时间路引入讲授新课:一、分类1、按计数进制分二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称任意进制计数器。如五进制计数器、六十进制计数器等。2、按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数、也可递减计数的电路，称作加/

21、减计数器，又称可逆计数器。3、按计数器中触发器翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。显然，它的计数速度要比异步计数器快得多。二、异步二进制计数器1、电路：JK触发器组成的4位异步二进制加法计数器的逻辑2、工作原理：计数前在计数器的置0端Rd加负脉冲，使各触发器都为0状态，即Q3Q2QiQo=oooo状态。在计数过程中，Rd为高电平。当输入第一个计数脉冲CP时，第一

22、位触发器FF）状态翻到1状态，Qo端输出正跃变，FF不翻转，保持0状态不变。这时，计数器的状态为Q3Q2Q1Qo=0001o当输入第二个计数脉冲时，FF。由1状态翻到0状态，Qo输出负跃变，FF则由0状态翻到1状态，Q1输出正跃变，FF2保持0状态不变。这时，计数器的状态为Q3Q2Q1Qo=0010o当连续输入计数脉冲CP时，根据上述计数规律，只要低位触发器由1状态翻到0状态，相邻高位触发器的状态便改变。计数器中各触发器的状态转换顺序如表4.8所示。由该表可看出：当输入第16个计数脉冲CP时，4个触发器都返回到初始的Q3Q2Q1Qo=OOOO状态，同时计数器的Q3输出一个负跃变的进位信号从输入

23、第17个计数脉冲CP开始，计数器又开始了新的计数循环。4位二进制加法计数器状态表计数顺序计数器状态Q3Q2Q1Qo000001000120010300114010050101601107011181000910011010101110111211001311011411101511111600003、时序图或时序波形12345i7891011121314151*c-rLrLrLrLrLrLrLrLrLrLrLTLrLrLrLrLQ、三、异步二进制减法计数器1、电路jP-*-ETjm._rC00n2、工作原理设计数器从Q3Q2Q1Q0=0000状态开始计数。FF）和FF2为T触发器。在FR为0状

24、态时，Q3=1,这时Ji=Q3=I，FF也为T触发器。因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个计数脉冲时，计数器的状态为Q3Q2QiQ0=0111。这时，JsrQzQI，K3=1。输入第8个计数脉冲时，FF。由1状态翻到0状态，Q。输出的负跃变一方面使FE由0状态翻到1状态；与此同时，Q。输出的负跃变也使FF由1状态翻到0状态，FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q°=1000,63=0,使J1=Q3=0,因此，在Q3=1时，FF只能保持在0状态，不可能再次翻转。所以，输入第9个计数脉冲时，计数器的状态为Q3Q2Q1Q0=1001

25、o这时，J3=0,K3=l。FF3具备翻到0状态的条件。当输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了10101111六个状态，实现了十进制计数，同时Q3端输出一个负跃变的进位信号。3、十进制计数器的工作波形12r?_n_n*34J478»14mrLrLTLTLm'Liiiiiiii巒酱1四、同步二进制加法计数器1电路JUL由JK触发器组成的4位同步二进制加法计数器2、工作原理1）写方程式输出方程：COQ3Q；QinQ（n驱动方程：j0Ko1JiKiQoJ2K2QinQ0J3K3Q2QinQ01状态方程：将驱动方程代入JK触发器的特性方

26、程Qn1JQnKQn中，得到计数器的状态方程为QoniJoQ0nK0Q0Q?Qin1JiQinKQinQ0QinQg；Q；1J2Q；恳Q；QiQQ；QiQQ；Q3niJ3Q3K3Q3Q2QinQ0Q31Q21QinQ01Q312）列状态转换真值表设计数器的现态为Q?Q；QinQ0n=OOOO,代入到输出方程和状态方程中进行计算得CO=0和Q311Q21Qin1Q；1=0001,这说明在输入的第一个计数脉冲CP的作用下，电路状态由0000翻转到0001。然后再将0001作为现态代入式中进行计四位二进制加法计数器的状态转换表计数脉冲序号Q31Q2Q；Q0Q；1Q；1Q；1Q；1输出CC000000

27、00101000100100200100011030011010004010001010501010110060110011107011110000810001001091001101001010101011011101111000121100110101311011110014111011110151111000013）逻辑功能由表看出电路在输入第十六个计数脉冲CP后返回到初始的0000状态，同时进位输出端CC输出一个进位信号。因此该电路为十六进制计数器。第五节中规模集成计数器组件及应用本节重点:1、74LS90应用2、74LS161应用本节难点:1、74LS90构成任意进制计数器2、74L

28、S161复习导入:从任意进制引入讲授新课:一、中规模集成计数器组件集成计数器产品的类型很多。例如，异步二五十进制计数器74LS90,4位同步二进制加法计数器74LS161、74LS163，同步十进制加法计数器74LS160、74LS162,十进制同步加/减计数器74LS190等。由于集成计数器功耗低、功能灵活、体积小，所以在一些小型数字系统中得到了广泛应用。、集成异步计数器74LS901、74LS90如图所示是74LS90的引脚图。表列出了其逻辑功能74LS90引脚图74LS90的功能表CP。CP1R0(1)R0(2)S9(1)S9(2)Q3Q2Q1Q0XX11x00X0000XXX00X11

29、1001XX00XX00X由Q。输出，二进制计数器XX00XX00X由Q3Q1输出，五进制计数器Q0X00XX00X由Q3Q。输出，十进制计数器2、74LS90功能：（1）异步置0功能。当Ro（1）Ro（2）=1,S9（1）Sg（2）=0时，计数器置0,即Q3Q2Q1Q0R000,与时钟脉冲CP没有关系。（2）异步置9功能。R。R°（2）=0，S9（1）S9（2）=1时，计数器置9，即Q3Q2Q1Q°=1001,也与CP没有关系。（3）计数功能。R°（1）R°（2）=0，S9（1）S9（2）=0时，74LS90处于计数工作状态，有下列四种情况：计数脉冲由

30、CP0端输入，从Q0端输出，则构成一位二进制计数器。计数脉冲由CR端输入，从Q3Q2Q1端输出，则构成异步五进制计数器。将Q。和CP1相连，计数脉冲由CP。端输入，输出端为Q3Q2Q1Q0时，则构成8421BCD码异步十进制计数器。将Q3和CP。相连，计数脉冲由CP1端输入，输出端为Q3Q2Q1时，则构成五进制计数器。二、同步二进制计数器74LS161和74LS1631、集成4位同步二进制加法计数器74LS161和74LS163的逻辑功能示意图。图中LD为同步置数控制端，CR为置0控制端，CTP和CTt为计数控制端，D0D3为并行数据输入端，Q0Q3为输出端，CO为进位输出端。QtOj1|I7

31、4LSIfr174LS163LUCT>LL%nJ»3TT11174LS161和74LS163的逻辑功能示意图2、工作原理当CR=1,LD=0时，在输入时钟脉冲CP上升沿的作用下，并行输入的数据被置入计数器，即Q3Q2Q1Q0=d3d2dido。当LD=CR=cTp=CTt=1时，CP端输入计数脉冲时，计数器进行二进制加法计数。当LD=CR=i，且ctp和cTt中有o时，计数器保持原来的状态不变。需要说明的是，74LS163为同步置0,这就是说在CR为低电平0时，计数器并不立即置0,还需要再输入一个计数脉冲CP才能被置0,而74LS161为异步置0,只要CR为低电平0时，计数器立

32、即置0,与CP无关。三、集成十进制同步加法计数器74LS160和74LS1621、十进制同步加法计数器74LS160和74LS162的逻辑功能示意图。ArCRLD%DD3D3图4-4174LS160和74LS162的逻辑功能示意图2、当LD=CR=CTp=CTt=1时，CP端输入计数脉冲时，计数器按照8421BCD码的规律进行十进制加法计数。74LS160和74LS162的主要区别是74LS162为同步置0,而74LS160为异步置0。四、用集成计数器构成任意进制计数器1、反馈清零法用反馈清零法构成任意进制计数器，就是将计数器的输出状态反馈到计数器的清零端，使计数器由此状态返回到零再重新开始计

33、数，从而实现N进制计数清零信号的选择与芯片的清零方式有关。设产生清零信号的状态称为反馈识别码Na。当芯片为异步清零方式时，可用状态N作为反馈识别码，Na=N，通过门电路组合输出清零信号，使芯片瞬间清零，即第Na个的状态存在时间极短，故其有效循环状态从0（Na-1）共N个，构成了N进制计数器；当芯片为同步清零方式时，可用Na=N-1作识别码，通过门电路组合输出清零信号，使芯片在CP到来时清零，所保留的状态是0N,也同样构成N进制计数器。如图所示是用一片集成计数器74LS90构成七进制计数器的外部连线图。首先将74LS90连成十进制计数器，即Q0与CR连接，由CP0输入计数脉冲。S9和S9（2）中

34、有一个为0即可。用74LS90构成的七进制计数器图中将Q2，Qi，Q0分别接到与门的输入端，再将与门的输出接到直接清零的R。和（2）端。当计数器输入第7个计数脉冲时Q3Q2QiQ°=0111,与门就输出1而使计数器清零。此后再输入计数脉冲时则从0开始计数。如图所示是用一片集成计数器74LS163构成七进制计数器的外部连线图。该计数器采用的是同步清零方式，当计数器输入第6个计数脉冲时Q3Q2QiQ°=0110，与非门输出为0,此时计数器并不立即清零，而是要等到第7个计数脉冲到来时才使计数器清零，从而也实现了7进制计数。匕QfQQj>1_'CF1CTfCT74LS

35、163CO>CatroaD,DjDjI11XX1X用74LS163构成的七进制计数器2、级联法当MN时，需用两片以上集成计数器才能连接成任意进制计数器，这时要用级联法。下面以74LS90为例分三种情况讨论级联法构成计数器的问题。（1）几片集成计数器级联如图所示是用两片集成计数器74LS90级联构成的五十进制的计数器用74LS90级连构成五十进制的计数器在图中，片A接成五进制计数器，片B接成十进制计数器，级联后即为五十进制的计数器。计数脉冲直接输入到片B，片B的最高位接到片A的CR输入端，所以这种接法属于异步级联方式。片B是逢十进一，当第9个计数脉冲输入时，片B的状态Q3Q2Q1Q0为10

36、01；当第10个计数脉冲输入时，B片的状态由1001变为0000,此时最高位Q3由1变0,从而为片A提供了计数脉冲。采用这种级联法构成的计数器，其容量为几个计数器进制（或模）的乘积。用两片74LS90可以接成二十进制、二十五进制、五十进制和一百进制的计数器。（2）几片集成计数器级联后再反馈清零若几片集成计数器级联后再进行反馈清零的话，可以更灵活地组成任意进制的计数器。图中使用了两片74LS90,每片都接成十进制计数器，级联后再采取反馈清零措施就构成了六十二进制的计数器。计数脉冲直接输入到片B。当输入第60个计数脉冲时，片A的状态Q3Q2Q1Q0为0110,片B的状态Q3Q2Q1Q0为0000。

37、当输入第62个计数脉冲时，片A的状态仍为0110,片B的状态为0010。此时与门输出为1,这样片A和片B的R°（1）和R°（2）均为1,两片集成计数器都清零。此后若再输入计数脉冲，则又从0开始计数，接成了六十二进制的计数器级联与反馈清零法配合构成六十二进制计数器（3）每片集成计数器单独反馈清零后再进行级联当两片集成计数器进行级联时，用反馈清零法将一片集成计数器接成N1进制的计数器，将另一片接成N2进制的计数器，然后两片集成计数器再进行级联，可得到机N1N2进制的计数器。第六节555定时器及其应用本节重点:1、555定时器2、单稳态触发器本节难点:1、555定时器应用2、单稳

38、态触发器复习导入:从生活中的定时路引入讲授新课:一、555定时器内部电路结构如图（a）所示是双极型555定时器的原理电路，图（b）是其引脚排列图。4直密清耳堤电舉54町归用札陽555定时器内部原理电路及管脚图555定时器的基本组成包括：由三个电阻R组成的分压器，两个电压比较器G和C2，一个基本RS触发器，由三极管T组成的放电电路。各引脚的作用如下：引脚1为接地的端子；引脚2为触发信号（脉冲或电平）输入端；引脚3为输出端；引脚4是直接清零端，不论其他引脚的状态如何，只要该引脚为低电平，输出就为低电平，正常工作时应将其接高电平；引脚5为电压控制端，可以在此端接与引脚8不同的电压，该端不用时一般通过0.01卩F电容接地，以防止外部干扰；引脚6为高电平触发端；引脚7为放电端；引脚8为接外部电源的端子。二、555定时器的工作原理21在引脚5没与外部电源连接的情况下，电压比较器的G基准电压是-Ucc，31电压比较器C2的基准电压是-UcC。32. C-的输出接基本RS触发器的Rd端，C2的输出接基本RS触发器的Sd端,即用两个比较器的输出去控制基本RS触发器的状态。3. 当比较器输出Uci=1,UC2=0时，Q=1,Q=0,T不可能导通；当Uci=O,UC2