第体系结构与学习教案

1、会计学1第第 体系结构与体系结构与第一页，共78页。一、 8086CPU的内部结构第1页/共77页第二页，共78页。第2页/共77页第三页，共78页。第3页/共77页第四页，共78页。第4页/共77页第五页，共78页。EU和BIU的操作(cozu)原则l BIUl BIU中的指令队列有中的指令队列有2 2个或个或2 2个以上字节为空时，个以上字节为空时，BIUBIU自动启动总线周期，取指填充指令队列。直至自动启动总线周期，取指填充指令队列。直至队列满，进入空闲状态。队列满，进入空闲状态。l EUl EU每执行完一条指令，从指令队列队首取指。每执行完一条指令，从指令队列队首取指。系统初始化后，指

2、令队列为空，系统初始化后，指令队列为空，EUEU等待等待BIUBIU从内从内存取指，填充指令队列。存取指，填充指令队列。l EUl EU取得指令，译码并执行指令。若指令需要取取得指令，译码并执行指令。若指令需要取操作操作(c(cozu)ozu)数或存操作数或存操作(c(cozu)ozu)结果，结果，需访问存储器或需访问存储器或I/OI/O，EUEU向向BIUBIU发出访问总线发出访问总线请求。请求。第5页/共77页第六页，共78页。ll 当当BIUBIU接到接到EUEU的总线请求，若正忙（正在执的总线请求，若正忙（正在执行取指总线周期），则必须等待行取指总线周期），则必须等待BIUBIU执行完

3、当前执行完当前(d(dngqin)ngqin)的总线周期，方能响应的总线周期，方能响应EUEU请请求；若求；若BIUBIU空闲，则立即执行空闲，则立即执行EUEU申请总线的请申请总线的请求。求。l EUl EU执行转移、调用和返回指令时，若下一条执行转移、调用和返回指令时，若下一条指令不在指令队列中，则队列被自动清除，指令不在指令队列中，则队列被自动清除，BIUBIU根据本条指令执行情况重新取指和填充指令队列。根据本条指令执行情况重新取指和填充指令队列。第6页/共77页第七页，共78页。二、 8086CPU的寄存器结构(jigu)第7页/共77页第八页，共78页。第8页/共77页第九页，共78

4、页。第9页/共77页第十页，共78页。第10页/共77页第十一页，共78页。第11页/共77页第十二页，共78页。第12页/共77页第十三页，共78页。“”式，能有效地缩短指令代码的式，能有效地缩短指令代码的长度。长度。第13页/共77页第十四页，共78页。第14页/共77页第十五页，共78页。第15页/共77页第十六页，共78页。 标志寄存器FR中共有9个标志位，可分成两类：状态(zhungti)标志 表示运算结果的特征，它们是 CF、PF、AF、ZF、SF和OF控制标志 控制CPU的操作，它们是IF、 DF和TF。 第16页/共77页第十七页，共78页。第17页/共77页第十八页，共78页

5、。CF(Carry Flag)：进位标志位 CFl，表示本次(bn c)运算中最高位(D15或D7)有进位(加法运算时)或有借位(减法运算时)。CF标志可通过STC指令置位，通过CLC指令复位(清除进位标志)，还可通过CMC指令将当前CF标志取反。PF(Parity Flag)：奇偶校验标志位 PF1，表示本次(bn c)运算结果中有偶数个“l”，PF0，表示本次(bn c)运算结果中有奇数个“1”。第18页/共77页第十九页，共78页。AF(Auxiliary Carry Flag)：辅助进位标志位。AFl，表示运算结果的8位数据中，低4位向高4位有进位(加法运算时)或有借位(减法运算时)，

6、这个标志位只在十进制运算中有用。ZF(Zero Flag)：零标志位 ZF1，表示本次运算结果为零，否则(fuz)即运算结果非零时，ZF0。第19页/共77页第二十页，共78页。第20页/共77页第二十一页，共78页。 IF(Interrupt Flag)：中断标志位 IF1，表示允许CPU响应(xingyng)可屏蔽中断。IF标志可通过STI指令置位，也可通过CLI指令复位。DF(Direction Flag)：方向标志位 在串操作指令中，若DF0，表示串操作指令地址指针自动增量；DF1，表示地址指针自动减量。DF标志位可通过STD指令置位，也可通过CLD指令复位。TF(Trap Flag)

7、：单步标志位第21页/共77页第二十二页，共78页。第22页/共77页第二十三页，共78页。三、三、8086CPU的管脚及功能的管脚及功能 8086是是16位位CPU。它采用高性。它采用高性能的能的N沟道，耗尽沟道，耗尽(ho jn)型负载型负载的硅栅工艺的硅栅工艺(HMOS)制造。由于受当制造。由于受当时制造工艺的限制，部分管脚采用时制造工艺的限制，部分管脚采用了分时复用的方式，构成了了分时复用的方式，构成了40条管条管脚的双列直插式封装脚的双列直插式封装 第23页/共77页第二十四页，共78页。第24页/共77页第二十五页，共78页。1、 8086的两种工作方式的两种工作方式 最小模式：系

8、统中只有最小模式：系统中只有8086一个处理器，所有的控制信号都一个处理器，所有的控制信号都 是由是由8086CPU产生。产生。 最大模式：系统中可包含一个以上最大模式：系统中可包含一个以上(yshng)的处理器，比如包含的处理器，比如包含协处协处 理器理器8087。在系统规模比较大的情况下，系统控。在系统规模比较大的情况下，系统控 制信号不是由制信号不是由8086直接产生，而是通过与直接产生，而是通过与8086配配 套的总线控制器等形成。套的总线控制器等形成。第25页/共77页第二十六页，共78页。最小模式下的引脚说明最小模式下的引脚说明（1） AD15AD0 (Address Data B

9、us)： 地址地址/数据复用信号数据复用信号(xnho)，双向，三态。在，双向，三态。在T1状态（地址周期）状态（地址周期）AD15AD0上为地址信号上为地址信号(xnho)的低的低16位位A15A0；在；在T2 T3状态（数状态（数据周期）据周期）AD15AD0 上是数据信号上是数据信号(xnho)D15D0。 第26页/共77页第二十七页，共78页。 （2） A19/S6A16/S3 (Address/Status)： 地址/状态(zhungti)复用信号，输出。在总周期的T1状态(zhungti)A19/S6A16/S3上是地址的高4位。在T2T4状态(zhungti)，A19/S6A1

10、6/S3上输出状态(zhungti)信息。第27页/共77页第二十八页，共78页。BHEBHEBHEBHES4S3当前正在使用的段寄存器当前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器或未使用任何段寄存器11DS第28页/共77页第二十九页，共78页。 （3）BHE# /S7 (Bus High Enable/Status)： 数据数据(shj)总线高总线高8位使能和状态复用信号，输出。位使能和状态复用信号，输出。在总线周期在总线周期T1状态，状态，BHE#有效，表示数据有效，表示数据(shj)线上线上高高8位数据位数据(shj)有效。在有效。在T2T4状态状态BHE # /

11、S7 输出输出状态信息状态信息S7。S7在在8086中未定义。中未定义。BHEBHEBHE第29页/共77页第三十页，共78页。（4） RD# (Read) 读信号，读信号， 三态输出，低电平有效，表示三态输出，低电平有效，表示(biosh)当当前前CPU正在读存储器或正在读存储器或IO端口。端口。 （5） WR# (Write) 写信号，三态输出，低电平有效，表示写信号，三态输出，低电平有效，表示(biosh)当前当前CPU正在写存储器或正在写存储器或IO端口。端口。（6）MIO# (MemoryIO ) 存储器或存储器或IO端口访问信号。三态输出，端口访问信号。三态输出，MIO#为为高电平

12、时，表示高电平时，表示(biosh)当前当前CPU正在访问存储器，正在访问存储器，MIO# 为低电平时，表示为低电平时，表示(biosh)当前当前CPU正在访问正在访问IO端口。端口。 第30页/共77页第三十一页，共78页。（7）READY 准备就绪信号。由外部输入，高电平有效，表示准备就绪信号。由外部输入，高电平有效，表示CPU访访问的存储器或问的存储器或IO端口己准备好传送数据。当端口己准备好传送数据。当READY无效无效时，要求时，要求CPU插入一个或多个插入一个或多个(du )等待周期等待周期Tw，直到，直到READY信号有效为止。信号有效为止。BHEBHEBHE第31页/共77页第

13、三十二页，共78页。（8）INTR( Interrupt Request) 中断请求信号，由外部输入，电平触发，高电平有效。中断请求信号，由外部输入，电平触发，高电平有效。INTR有效时，表示外部设备向有效时，表示外部设备向CPU发出中断请求，发出中断请求，CPU在每条指令在每条指令的最后一个时钟周期对的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求进行测试，一旦测试到有中断请求，并且当中断允许标志，并且当中断允许标志IF1时，则暂停执行时，则暂停执行(zhxng)下条指令下条指令转入中断响应周期。转入中断响应周期。第32页/共77页第三十三页，共78页。 （9）INTA# (Int

14、errupt Acknowledge) 中断响应信号。向外部输出，低电平有效，表示中断响应信号。向外部输出，低电平有效，表示CPU响响应了外部发来的应了外部发来的INTR信号。信号。 （10） NMI( NonMaskable Interrupt Request) 不可屏蔽中断请求信号。由外部输入，边沿触发，正跳沿不可屏蔽中断请求信号。由外部输入，边沿触发，正跳沿有效。有效。CPU一旦测试到一旦测试到NMI请求信号，待当前请求信号，待当前(dngqin)指指令执行完就自动从中断入口地址表中找到类型令执行完就自动从中断入口地址表中找到类型2中断服务程中断服务程序的入口地址，并转去执行。序的入口地

15、址，并转去执行。 第33页/共77页第三十四页，共78页。（11）TEST# 测试信号测试信号(xnho)。由外部输入，低电平有效。当。由外部输入，低电平有效。当CPU执行执行WAIT指令时指令时(WAIT指令是用来使处理器与外部硬件同步指令是用来使处理器与外部硬件同步)，每隔，每隔5个时钟周期对个时钟周期对TEST进行一次测试，若测试到该信号进行一次测试，若测试到该信号(xnho)无效无效，则，则CPU继续执行继续执行WAIT指令，即处于空闲等待状态；当指令，即处于空闲等待状态；当CPU测到测到TEST输入为低电平时，则转而执行输入为低电平时，则转而执行WAIT的下一条指令。由此可见的下一条

16、指令。由此可见，TEST对对WAIT指令起到了监视的作用。指令起到了监视的作用。第34页/共77页第三十五页，共78页。（12）RESET 复位信号。由外部输入，高电平有效。复位信号。由外部输入，高电平有效。RESET信号至少信号至少要保持要保持4个时钟个时钟(shzhng)周期，周期，CPU接收到该信号后，停接收到该信号后，停止进行操作，并对标志寄存器止进行操作，并对标志寄存器(FR)、IP、DS、SS、ES及及指令队列清零，而将指令队列清零，而将CS设置为设置为FFFFH。当复位信号变为低。当复位信号变为低电平时，电平时，CPU从从FFFF0H开始执行程序，由此可见，采用开始执行程序，由此

17、可见，采用8086CPU计算机系统的启动程序就保持在开始的存储器中计算机系统的启动程序就保持在开始的存储器中。第35页/共77页第三十六页，共78页。 （13）ALE(Address Latch Enable) 地址锁存使能信号地址锁存使能信号(xnho)，输出，高电平有效。用来作为地址，输出，高电平有效。用来作为地址锁存器的锁存控制信号锁存器的锁存控制信号(xnho)。（14）DEN# (Data Enable) 数据使能信号数据使能信号(xnho)，输出，三态，低电平有效。用于数据总线，输出，三态，低电平有效。用于数据总线驱动器的控制信号驱动器的控制信号(xnho)。 第36页/共77页第

18、三十七页，共78页。 （15） DT/R#(Data Transmit/Receive)： 数据驱动器数据流向控制信号，输出，三态。在数据驱动器数据流向控制信号，输出，三态。在8086系统中，通常系统中，通常采用采用8286或或8287作为数据总线的驱动器，用作为数据总线的驱动器，用DT/R#信号来控制数据驱信号来控制数据驱动器的数据传送方向。当动器的数据传送方向。当DT/R#1时，进行数据发送时，进行数据发送(f sn)；DT/R#0时，进行数据接收。时，进行数据接收。第37页/共77页第三十八页，共78页。（16）HOLD(Hold Request) 总线请求信号。由外部输入总线请求信号。

19、由外部输入(shr)，高电平有效器向，高电平有效器向CPU请求使用总线。请求使用总线。（17）HLDA(Hold Acknowledge) 共享总线的处理总线请求响应信号。向外部输出，高电共享总线的处理总线请求响应信号。向外部输出，高电平有效。平有效。 第38页/共77页第三十九页，共78页。（18）MN/MX(Minimum/Maximum Mode Control)： 最大最小模式控制信号，输入。最大最小模式控制信号，输入。MN/MX1（5V），），CPU工工作在最小模式。作在最小模式。MN/MX0（接地（接地(jid)），）， CPU则工作在最大模则工作在最大模式。式。 （19） GND

20、 地。地。（20) VCC 电源，接电源，接5V。第39页/共77页第四十页，共78页。 最大模式最大模式(msh)下的引脚说明下的引脚说明 当当8086CPU工作在最大模式工作在最大模式(msh)系统时，有系统时，有8个管脚重新定个管脚重新定义义 。 （1）S2#、S1#、S0#（Bus Cycle Status，最小模式，最小模式(msh)为为M/IO#、D/TR#、DEN#）：）： 总线周期状态信号，输出。这三个信号的组合表示当前总线周期总线周期状态信号，输出。这三个信号的组合表示当前总线周期的类型。在最大模式的类型。在最大模式(msh)下，由这三个信号输入给总线控制器下，由这三个信号输

21、入给总线控制器8288，用来产生存储器、，用来产生存储器、I/O的读写等相关控制信号。如下表：的读写等相关控制信号。如下表： 第40页/共77页第四十一页，共78页。第41页/共77页第四十二页，共78页。（2）LOCK# 封锁信号。 三态输出(shch)，低电平有效。LOCK有效时表示CPU不允许其它总线主控者占用总线。这个信号由软件设置。当在指令前加上LOCK前缀时，则在执行这条指令期间LOCK保持有效，即在此指令执行期间，CPU封锁其它主控者使用总线。 （3）QS1、QS0(Instruction Queue Status，最小模式为ALE、INTA#)： 指令队列状态信号，输出(shc

22、h)。QS1,QS0组合起来表示前一个时钟周期中指令队列的状态，以便从外部对芯片的测试。第42页/共77页第四十三页，共78页。 （4）RQ#/GT0# ，RQ#/GT1# (RequestGrant) 总线总线(zn xin)请求信号请求同意信号。双向，低电平有效，请求信号请求同意信号。双向，低电平有效，当该信号为输入时表示其它主控者向当该信号为输入时表示其它主控者向CPU请求使用总线请求使用总线(zn xin)；当为输出时表示；当为输出时表示CPU对总线对总线(zn xin)请求的响应信号。两条线请求的响应信号。两条线可同时与两个主控者相连，同时可同时与两个主控者相连，同时,RQ#/GT0

23、#优先级高于优先级高于RQ#/GT1#。 第43页/共77页第四十四页，共78页。（5）QS1、QS0(Instruction Queue Status)： 指令队列状态信号，输出指令队列状态信号，输出(shch)。QS1,QS0组合起来表示前一个时钟周期中指令组合起来表示前一个时钟周期中指令队列的状态，以便从外部对芯片的测试。队列的状态，以便从外部对芯片的测试。第44页/共77页第四十五页，共78页。 QS1QS0编码含义00无操作01从队列中取第一个字节10队列已空11从队列中取后续字节第45页/共77页第四十六页，共78页。一、一、8086存储器结构和配置存储器结构和配置 8086系统中

24、的存储器是一个最多系统中的存储器是一个最多1M个个8位数量的字节序列，即可寻址的存储空间为位数量的字节序列，即可寻址的存储空间为1M字节，系统为每个字节分配一个字节，系统为每个字节分配一个20位的物位的物理地址理地址(dzh)(对应对应16进制的地址进制的地址(dzh)范围范围从从00000HFFFFFH)。 在存储器中任何两个相邻的字节被定义在存储器中任何两个相邻的字节被定义为一个字。在一个字中的每一个字节有一个为一个字。在一个字中的每一个字节有一个地址地址(dzh)，并且这两个地址，并且这两个地址(dzh)中的较中的较小的一个被用来作为该字的地址小的一个被用来作为该字的地址(dzh)。 第

25、46页/共77页第四十七页，共78页。1、存储器的组成 8086系统中，存储器是分体结构，1M字节的存储空间分成两个512K字节的存储体。 一个是偶数地址存储体，一个是奇数地址存储体，两个存储体采用字节交叉(jioch)编址方式 第47页/共77页第四十八页，共78页。（1）奇偶(q u)地址体示意图第48页/共77页第四十九页，共78页。BHE#AD0对应的操作所用的管脚从偶地址开始读/写一个字AD15AD0从奇地址单元读/写一个字节AD15AD8从偶地址单元读/写一个字节AD7AD0从奇地址开始读/写一个字（在第一个总线周期，传送低8位数据到AD15AD8；第二个总线周期传送高8位数据到A

26、D7AD0）AD15AD8AD7AD0第49页/共77页第五十页，共78页。第50页/共77页第五十一页，共78页。第51页/共77页第五十二页，共78页。第52页/共77页第五十三页，共78页。第53页/共77页第五十四页，共78页。2、存储器的分段、存储器的分段 8086可寻址空间是可寻址空间是lM字节，对整个空间字节，对整个空间寻址需要寻址需要20位长的地址码，位长的地址码，8086CPU内所有内所有寄存器都是寄存器都是16位的寄存器，而一个位的寄存器，而一个16位的寄位的寄存器，就只能存器，就只能(zh nn)寻址寻址64K字节。要达字节。要达到对到对1M字节存储器的寻址，字节存储器的

27、寻址，8086系统采用分系统采用分段并附以地址偏移量办法形成段并附以地址偏移量办法形成20位的物理地位的物理地址，来得到对址，来得到对1M内存空间的寻址。内存空间的寻址。 第54页/共77页第五十五页，共78页。存储器中的逻辑地址和物理地址存储器中的逻辑地址和物理地址 采用分段结构的存储器中，任何一个逻辑地采用分段结构的存储器中，任何一个逻辑地址都由段基址和偏移地址两部分构成，都是址都由段基址和偏移地址两部分构成，都是 16位二位二进制数。进制数。 物理地址：存储器的绝对地址，从物理地址：存储器的绝对地址，从00000HFFFFFH，是，是CPU访问存储器的实际寻址地址（也访问存储器的实际寻址

28、地址（也称为绝对地址）称为绝对地址） 16位的段基址左移位的段基址左移4位位(相当于在段基址最低位相当于在段基址最低位后添后添4个个“0”)，然后与偏移地址相加获得，然后与偏移地址相加获得(hud)物理地址，这相当于完成如下的地址运算：物理地址，这相当于完成如下的地址运算： 物理地址段基址物理地址段基址16+偏移地址偏移地址第55页/共77页第五十六页，共78页。CS16位20位CS左移 4位+IP地 址加 法 器20位物 理地 址第56页/共77页第五十七页，共78页。3、堆栈段的使用、堆栈段的使用 所谓堆栈是在存储器中开辟一个区域所谓堆栈是在存储器中开辟一个区域，用来存放需要暂时保存的数据

29、，其工作，用来存放需要暂时保存的数据，其工作方式是方式是“先进后出先进后出”或或“后进先出后进先出”的方式。的方式。 8086系统中的堆栈段是由段定义语系统中的堆栈段是由段定义语句在存储器中定义的一个段，堆栈段容量句在存储器中定义的一个段，堆栈段容量小于等于小于等于64K字节。段基址由堆栈寄存器字节。段基址由堆栈寄存器SS指定指定(zhdng)，栈顶由堆栈指针，栈顶由堆栈指针SP指指定定(zhdng)，堆栈地址由高向低增长，栈，堆栈地址由高向低增长，栈底设在存储器的高地址区。底设在存储器的高地址区。第57页/共77页第五十八页，共78页。二、二、8086输入输出结构与配置输入输出结构与配置 8

30、086系统系统(xtng)与外部设备的输入与外部设备的输入/输出是通过接口完成的。输出是通过接口完成的。1）单独编址）单独编址 系统系统(xtng)要为要为I/O芯片的每个端口分配芯片的每个端口分配一个地址，各个端口号不能重复，是单独一个地址，各个端口号不能重复，是单独编址的。编址的。2）寻址范围）寻址范围 8086CPU设计了设计了65535个个8位的位的I/O端口端口，即寻址范围是，即寻址范围是064K。两个编号相邻的。两个编号相邻的8位端口可以组合成一个位端口可以组合成一个16位端口。位端口。 3）访问指令）访问指令 执行执行IN, OUT指令，指令，RD#信号或信号或WR#信信号与号与

31、M/IO#信号同时为低电平。信号同时为低电平。 第58页/共77页第五十九页，共78页。三、 8086的最小和最大模式系统配置 8086CPU可工作在最小模式和最大模式两种配置。 最小模式是单机系统。系统中所需要的控制(kngzh)信号全部由8086CPU本身直接提供 最大模式可构成多处理机系统，系统中所需要的控制(kngzh)信号由总线控制(kngzh)器8288提供。 CPU工作模式的选择是由硬件决定的，当CPU的管脚MN接高电平(十5V)时，构成最小模式；当MN接低电平(地)时，构成最大模式。 第59页/共77页第六十页，共78页。1、最小模式系统配置 以8086CPU构成(guchng

32、)的最小模式的基本配置。除了存储器、IO芯片和基本时钟发生器外、还有用于地址的锁存器8282(或8283)以及用于数据的缓冲器8286(或8287)。第60页/共77页第六十一页，共78页。 最小模式最小模式(msh)系统系统 第61页/共77页第六十二页，共78页。2、最大模式系统配置 与最小模式系统相比较，主要区别是最大模式系统中增设了一个总线控制器8288和一个总线仲裁器8289。8086CPU输出的状态信号S2S0同时送给8288和8289，由8288输出8086CPU系统所需要的控制信号，而8289总线仲裁器对系统中多个处理器提出共享总线资源(zyun)的要求作出裁决。因此，8086

33、的最大模式系统由于8288和8289的存在，可以构成一个多处理器系统。第62页/共77页第六十三页，共78页。 最大模式最大模式(msh)系统系统 第63页/共77页第六十四页，共78页。 1、时序基本概念、时序基本概念 时钟周期或状态周期：时钟周期或状态周期：8086CPU内部的内部的逻辑操作以及与外部存储器和逻辑操作以及与外部存储器和I/O交换数交换数据进行的总线操作全部由据进行的总线操作全部由CPU的时钟来的时钟来定时的。定时的。CPU的基本定时单位称为时钟的基本定时单位称为时钟周期或者状态周期。假设周期或者状态周期。假设8086的主频为的主频为10MHz，一个时钟周期为，一个时钟周期为

34、100ns。 总线周期：总线周期：CPU为了读取指令或传送数为了读取指令或传送数据，需要通过总线接口部件据，需要通过总线接口部件(bjin)BIU与存储器或与存储器或I/O接口进行信息交互，执行接口进行信息交互，执行对总线的操作。进行一次数据传送的总对总线的操作。进行一次数据传送的总线操作定义为一个总线周期。线操作定义为一个总线周期。 指令周期：完成一条指令所需要的时间指令周期：完成一条指令所需要的时间，是由一个或多个总线周期组成。，是由一个或多个总线周期组成。第64页/共77页第六十五页，共78页。典型总线典型总线(zn xin)(zn xin)周期示周期示意图意图 2、典型、典型(dinx

35、ng)时序图时序图第65页/共77页第六十六页，共78页。第66页/共77页第六十七页，共78页。第67页/共77页第六十八页，共78页。一、一、80486微处理机微处理机 80486微处理机是在微处理机是在80386微处理机的基微处理机的基础上改进础上改进(gijn)并发展起来的并发展起来的32位机。内部寄位机。内部寄存器和数据总线宽度都是存器和数据总线宽度都是32位，地址总线也是位，地址总线也是32位，使得可寻址的内存空间达到位，使得可寻址的内存空间达到4GB。虚拟。虚拟内存空间达到内存空间达到64TB。80486CPU将浮点运算部将浮点运算部件（件（FPU）、）、8KB高速缓冲（高速缓冲（Cache）存储器）存储器等集成在一块芯片内。等集成在一块芯片内。 80486微处理机采用了一些新技术，如：微处理机采用了一些新