数字电子技术第四章 组合逻辑电路

1、第四章组合逻辑电路第四章组合逻辑电路 组合逻辑电路和时序逻辑电路 某时刻组合逻辑电路的输出信号只是同时刻输入信号的函数，与该时刻以前的输入状态无关，电路中无反馈回路，无记忆功能。),(),(),(),(121121111212212111nnmmnnmmnnnnXXXXfZXXXXfZXXXXfZXXXXfZ 组合逻辑电路的分析过程4.1 组合逻辑电路的分析(1) 由给定的逻辑电路图， 写出输出端的逻辑表达式；(2) 列出真值表；(3) 从真值表概括出逻辑功能；(4) 对原电路进行改进设计， 寻找最佳方案(这一步不一定都要进行)。例例 1 已知逻辑电路如图 所示，分析其功能。&PNQF

2、ABC解解第一步：写出逻辑表达式。 前级后级 (或后级前级 ) ACBCABACBCABPNQFACQBCNABP第二步： 列出真值表。 第三步： 逻辑功能描述三输入变量多数表决器。 第四步： 检验该电路设计是否最简，并改进。 ABCABACBCF00000101001110010111011100000011000001010001000100010111例例 2 分析下图 所示电路的逻辑功能。 &111ABACBCPQSRF解解 第一步：写出函数表达式。 CBCBACBACABCBCBCAABCBCAABCBCAABRSFCBRCAABSCAQABP_)()(第二步： 列真值表。第

3、三步： 功能描述。 二变量的异或电路。 第四步：改进设计。 应改进，用一个异或门即可。 ABC00011110011111BCBC1BCF例例 3 分析如图 所示电路。 &QR11ABCiCi1SP解解 第一步：写出函数表达式。 ABCBABCAABCBABAABCBABAQRCABRCBABAPCQCBACBACBAABCCBABACBABACBABACPSBABABAPiiiiiiiiiiiiiii_1_)()()()()()(第二步： 列真值表。第三步： 功能描述。全加器。 组合逻辑电路设计的一般步骤4.2 组合逻辑电路的设计(1) 文字描述 真值表 作出真值表前要仔细分析解决逻

4、辑问题的条件， 作出输入、输出变量的逻辑规定，然后列出真值表。(2) 函数化简 化简形式应依据选择什么门而定。 (3) 画出逻辑电路图。例例 4 设计三变量表决器，其中A具有否决权。解：解：第一步：列出真值表。设A、B、C分别代表参加表决的逻辑变量，F为表决结果。规定：A、B、C为 1 表示赞成， 为 0 表示反对。F=1 表示通过，F=0 表示被否决。第二步： 函数化简（选用与非门）第三步：逻辑电路ABC0001111001111&BACF(a)(b)ABAC_ACABACABF 例例 5 设计一个组合电路，将 8421BCD码变换为余 3 代码。 码制变换电路ABCDWXYZ解解

5、这是一个码制变换问题，由于均是BCD码，故输入输出均为四个端点。第一步：列出真值表。第二步： 函数化简ABCD000111101111100011110W A BC BD0ABCD000111101111100011110X BC BD BCD1ABCD0001111001100101000011110Y CD CD_)(DZDCDCCDYDCBDCBDCBDCBDCBDCBDBCBXDCBABDBCABDBCAW第三步：逻辑电路11111ABCDZYXW&4.3 常用中规模组合逻辑部件的原理和应用 表表 4 6 集成电路的划分集成电路的划分 4.3.1 半加器与全加器半加器与全加器

6、1. 半加器设计半加器设计 ABSCi1加数被加数和数向高位进位半加器A B S Ci+10 00 11 01 10 01 01 00 11&ABSCi1框图 真值表ABCBABASi1_逻辑表达式逻辑图2. 全加器设计全加器设计 AiSiCi1全加器BiCi1框图 Ai Bi C i-1Si C i+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1真值表函数变换过程iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABAC

7、BACBACBACBACCBACBACBACBABACBABACBACBACBACBAS11_11_1_1_111_1_1_1_11_1_1_)()()()()(&111&BiAiCi1Ci1Si逻辑图用异或门构成全加器1_1_1_1_1_1_1_iiiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi1Ci1Si1111&1& 用与或非门组成全加器 Ai Bi C i-1Si C i+10 0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 13. 多位二

8、进制加法多位二进制加法 (1) 串行进位COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C 1四位串行进位加法器 *(2) 超前进位 ?1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&超前进位的四位二进制加法器 74LS283 逻辑图与&1&11111111111P1G3P2G2P11G11P01G011G

9、nGn xGn yGn z12345678161514131211109GNDFPP3G3P0G0P1G1FGGn zGnG2P2UCC(b)Gn yGn x(a)&1FPFG集成超前进位产生器 74LS1824. 全加器的应用全加器的应用 例例 6 试用全加器构成二进制减法器。4B3B2B1B0C4S3S2S1S0Ci1“1”A3A2A1A01111解：解： 利用“加补”的概念，即可将减法用加法来实现。 例例 7 试用全加器完成二进制的乘法功能。解：解： 以两个二进制数相乘为例。ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1&例例 8 试用四位全加器构成一位 8

10、421 码的加法电路。解：解： 两个 8421 码相加，其和仍应为8421 码，如不是 8421 码则结果错误。 产生错误的原因是 8421BCD码为十进制，逢十进一， 而四位二进制是逢十六进一，二者进位关系不同， 当和数大于 9 时，8421BCD应产生进位，而十六进制还不可能产生进位。为此，应对结果进行修正。当运算结果小于等于 9 时，不需修正或加“0”，但当结果大于 9 时，应修正让其产生一个进位，加0110即可。如上述后两种情况： 故修正电路应含一个判 9 电路，当和数大于 9 时对结果加0110， 小于等于 9 时加0000。 除了上述大于 9 时的情况外，如相加结果产生了进位位，其

11、结果必定大于 9， 所以大于 9 的条件为 19194_13234SSSSCSSSSCFS3S20001111012131511141000011110S1S0S3S2S3S1二进制数与8421码对应表A3A2A1A0B3B2B1B0四位全加器A3A2A1A0B2B1S3S2S1S0C0C0S3S2S1S0C41&四位全加器F图 4 21 一位 8421BCD码加法器电路图 例例 9 试采用四位全加器完成 8421BCD码到余 3 代码的转换。A3A2A1A0B3B2B1B0S3S2S1S08421 BCD“1”C4余3代码C0四位全加器解：解： 由于 8421BCD码加 0011 即

12、为余 3 代码，所以其转换电路就是一个加法电路。 例例 10 用全加器实现BCD/B的变换。124810204080124810204080BBBBBBBBD124810204080BBBBBBBBD 式中B为二进制的数符(0，1)；下标为权值。将上式按权展开， 则 解解: 现以两位8421BCD码转换为二进制码为例，设十位数的 8421BCD码为B80, B40, B20, B10，个位数的BCD码为B8, B4, B2, B1，则两位十进制数的 8421BCD码为:为找出与二进制数的关系将上式整理得 01121024203810404208054068012481020408022)(2)

13、(2)(2)(221248)28()416()832()1664(BBBBBBBBBBBBBBBBBBBBD001122334455662222222DDDDDDDDD0=B1D1=B10+B2产生进位位C1D2=B20+B4+C1产生进位位C2D3=B40+B10+B8+C2产生进位位3320804DCCBB3320805DCCBB5806DCB 33CC 和产生进位位44CC 和产生进位位5C01121024203810404208054068022)(2)(2)(2)(22BBBBBBBBBBBBD001122334455662222222DDDDDDDD考虑低位相加时会向高位产生进位位

14、， 2n前的系数有如下关系： D0=B1 D1=B10+B2 D2=B20+B4+C1 D3=B40+B10+B8+C23320804DCCBB3320805DCCBB5806DCB 4.3.2 编码器与译码器编码器与译码器 对于二进制来说，最常用的是自然二进制编码， n位二进制数共有2n种不同的组合状态，编码就是对2n种状态进行人为的数值（信号）指定，给每一种状态指定一个具体的数值（信号）。1. 编码器编码器 用二进制代码表示具有某种特定含义信号的过程称为编码，实现编码的电路称为编码器。 例例11 把 0，1，2，7 这八个数编成二进制代码。 01234567编码电路ABC三位二进制编码器方

15、框图 01234567编码电路ABC（1）三位二进制编码表 自然数 N二进制代码 A B C012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1解解:（2）输出表达式 A=4+5+6+7B=2+3+6+7 C=1+3+5+7（3）逻辑图 7654321CBAS0111例例12 将十进制数 0，1，2，9 编为 8421BCD码。解：解：（1） 8421BCD编码表 自然数 N 二进制代码 A B C D01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01

16、0 0 1（2）输出表达式 _975319753176327632765476549898DCBA（3）逻辑图 UCC1234567890SABCD& 集成83优先编码电路74LS148（1）功能表 （2）输出表达式 1_0_11_11_1_2)7656436421 (76543210)76542543()7654(EAEEEAEECSEAOO&1&1&1&11111111111101234567EIA2A1A0CSEO1234567816151413121110974LS1484567EIA2A1地A00123CSEOUCC优先编码器202122012

17、34567CSA2A1A0EOEI（3）逻辑图 （5）逻辑符号 （4）管脚排列图 01234567EIEO低位片A0A1A2CS0123456701234567EIEO高位片A0A1A2CS89 10 11 12 13 14 15CSA3A2A1A0EO& 两片8-3优先编码器扩展为16-4优先编码器的连接图 译码器可以将每个代码译为一个特定的输出信号，其输入为编码信号，对应每一组输入编码有一条输出译码线，与译码器相关的问题一般是多函数组合逻辑问题。2. 译码器及其应用译码器及其应用 把一组二进制代码的特定含义译出来的过程称为译码，实现译码的电路称为译码器。三位二进制译码器方框图 1)

18、 二进制译码器变量译码器。 （1） 译码表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然数 N01234567（2）输出表达式 ABCCBACBACBACBACBACBACBA76543210_01234567111CBA&（3）逻辑图 2) 十进制译码器0AB0001111014859327600011110CD（1） 译码矩阵 （2）输出表达式 ADDADCBDCBDCBDCBDCBDCBDCBADCBA9876143210_（3）逻辑图 01234567111CBA891D& 集成译码器与前面讲述的译码器

19、工作原理一样， 但考虑集成电路的特点，有以下几个问题。 为了减轻信号的负载，故集成电路输入一般都采用缓冲级，这样外界信号只驱动一个门。 为了降低功率损耗，译码器的输出端常常是反码输出， 即输出低电位有效。 为了便于扩大功能，增加了一些功能端，如使能端等。 3) 集成译码器&01234567111111A2A1A0&E1E2E3三线至八线译码器01234567E1E2E3A0A1A2(a)(b) 集成3-8译码器(74LS138)00E1E2E3A0A1A21234567()123456708E1E2E3A0A1A21234567()91011121415ABCD使能113 将3

20、8译码器扩展成416译码器当D=1 时， ()片禁止， ()片工作， 输出由()片决定， (4) 数字显示译码驱动电路。数字显示译码器是不同于上述译码器的另一种译码。它是用来驱动数码管的MSI。 数码管根据发光段数分为七段数码管和八段数码管，发光段可以用荧光材料(称为荧光数码管)或是发光二极管(称为LED数码管)，或是液晶(称为LCD数码管)。通过它，可以将BCD码变成十进制数字，并在数码管上显示出来。在数字式仪表、数控设备和微型计算机中是不可缺少的人机联系手段。七段数码管所显示的数字如图 4 - 37 所示。为了鉴别输入情况，当输入码大于 9 时，仍使数码管显示一定图形。 abcdefg暗0

21、123456781091112131415图 4 37 七段数码管 半导体发光二极管。 abcdefg图 4 38 LED数码管 MUCC5 V(a)(b)U / V0.4 0.8 1.2 1.6 2.001020304050RI / mA图 4 39 发光二极管的伏安特性和驱动电路(a) 伏安特性； (b) 集成与非门驱动电路 abcdef5 Vabcdef5 Vg(a)(b)Rg图 4 - 40LED的两种接法(a) 共阳极； (b) 共阴极 液晶显示器件。 液晶显示器件是一种新型的平板薄型显示器件。由于它所需驱动电压低，工作电流非常小，配合CMOS电路可以组成微功耗系统，故广泛地用于电子

22、钟表、电子计算器以及仪器仪表中。 显示译码器。 七段译码器abcdefgDCAB图 4 41 七段显示译码器框图 0DC0001111011100000001111100011110BACADCBADB图 4 42 a段的化简 表表 4 14 真值表真值表 集成时为了扩大功能，增加熄灭输入信号BI、灯测试信号LT、灭“0”输入RBI和灭“0”输出RBO。其功能介绍如下： BI：当BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。 LT：当BI=1，LT=0 时，不管输入DCBA状态如何， 七段均发亮，显示“8”。它主要用来检测数码管是否损坏。 RBI: 当BI=LT=

23、1，RBI=0 时，输入DCBA为0000， 各段均熄灭，不显示“0”。而DCBA为其它各种组合时， 正常显示。 它主要用来熄灭无效的前零和后零。 如 0093.2300，显然前两个零和后两个零均无效，则可使用RBI使之熄灭，显示93.23。 RBO：当本位的“0”熄灭时，RBO=0，在多位显示系统中，它与下一位的RBI相连，通知下位如果是零也可熄灭。 111RBILTBI/RBODCBAabcdefg&11111111111111&图 4 43 集成数字显示译码器74LS48 5) 译码器的应用 由变量译码器可知，它的输出端就表示一项最小项，而逻辑函数可以用最小项表示，利用这

24、个特点，可以实现组合逻辑电路的设计，而不需要经过化简过程。 二进制译码器变量译码器A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然数 N01234567ABCCBACBACBACBACBACBACBA76543210_ 译码器实现组合逻辑函数 例例13 用译码器设计两个一位二进制数的全加器。_7_4_2_17421_mmmmmmmmABCCBACBACBAS_7_6_5_37653_1mmmmmmmmABCCBACBACBASi解： 由表 4 - 8(全加器真值表)可得 AiSiCi1全加器BiCi1 Ai Bi C i-1Si

25、C i+10 0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 1m0m1m2m3m4m5m6m7&CBASCi1图 4 44 用 3-8 译码器组成全加器 例例14 用 4-10译码器(8421BCD码译码器)实现单“1”检测电路。解解 单“1”检测的函数式为 _8_4_2_18421_mmmmmmmmDCBADCBADCBADCBAFm0m1m2m3m4m5m6m7m8m9&DCBAF多路分配器D1D2Dm1DmA1A2AnD1D2Dm1Dm(a)(b)FF图 4 46 数据分配器方框图和开关比拟图 译

26、码器作为数据选择器 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0A1A2E3E2E11I数 据 输 入地 址 输 入数 据 分 配 输 出74LS138图 4 47 用74LS138组成八路分配器 译码器作为数据选择器 二变量译码器 Y3 Y2 Y1 Y0A1A0()()EE()E()E1F 译码器产生其它芯片的片选信号 4.3.3 数据选择器及多路分配器数据选择器及多路分配器 1. 数据选择器数据选择器 (b)D1D2数据选择器D1D2DmA1A2An(a)FF逻辑符号单刀多路开关比拟数据选择器 数据选择器、多路选择器、MUX 二选一、四选一、八选一、 数据输入端 数据输出端 通道选择

27、控制信号、选择信号、地址变量（1） 四选一数据选择器四选一数据选择器 (a)(b)F(c)D0D1D2D3A1A0EFFA1A0D0D1D2D3A0A1&111D3D2D1D0A0A1EFF11地址地址 选通、使能选通、使能 数据数据 输出输出 A1 A0EDF 0 00 11 01 110000D0D3D0D3D0D3D0D30D0D1D2D3_301201101001)(EDAADAADAADAAF1) 二位四选一数据选择器 74LS153；2) 四位二选一数据选择器 74LS150；3) 八选一数据选择器 74LS151；4) 十六选一数据选择器 74LS150。 （2）典型的集

28、成数据选择器 例例15 将四选一数据选择器扩为八选一数据选择器。 解解 用二片四选一和一个反相器、一个或门即可。如图4-51所示，第三个地址端A2直接接到的使能端，通过反相器接到的使能端。当A2=0 时，选中，禁止。 F输出F1，即从D0D3中选一路输出；当A2=1时，禁止， 选中。F输出F2, 即从D4D7 中选一路输出。这一过程可由下表列出： （3）数据选择器的功能扩展例例15 将四选一数据选择器扩为八选一数据选择器。（3）数据选择器的功能扩展实际应用中经常采用级联的方法扩展输入端，有用使能端和不用使能端两种方法。1）用使能端进行扩展 用二片四选一和一个反相器、一个或门即可。最高位地址端A

29、2直接接到的使能端，通过反相器接到的使能端。当A2=0 时，选中，禁止。 F输出F1，即从D0D3中选一路输出；当A2=1时，禁止， 选中。F输出F2, 即从D4D7 中选一路输出。这一过程可由下表列出： D0D1D2D3EA1A0A1A0D4D5D6D7E1A2FF1F21A1A0D0D1D2D3A1A0D0D1D2D3例例16 将四选一数据选择器扩大为十六选一数据选择器。 由于十六选一有十六个数据输入端，因此至少应该有四片四选一数据选择器，利用使能端作为片选端。 片选信号由译码器输出端供给。十六选一应该有四个地址端，高两位作为译码器的变量输入，低两位作为四选一数据选择器的地址端。电路连接如

30、图4-52所示。当A3A2为00时，选中片，输出F为D0D3;当A3A2为01时， 选中片，输出F为D4D7; 当A3A2为 10 时，选中片， 输出F为D8D11；当A3A2为11时，选中片，输出F为D12D15。 D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二变量译码器A3A2A1A0FE D0D1D2D3A1A0D0D1D2D3EA1A0D0D1D2D3ED0D1D2D3EA1A01D7D6D5D4D3D2D1D0A1A0A2F0F1FD7D6D5D4D3D2D1D0A1A0F0F1D11D10D9D8D15D14D13D12D3D2D1D0F2F3FA3

31、A2(a)(b)D1D0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0A1A0图4-53 不用使能端且采用二 级级联扩展数据选择器(a)四选一扩为八选一；(b)四选一扩为十六选一 2）不用使能端进行扩展2. 数据选择器的应用数据选择器的应用作为函数发生器作为函数发生器 四选一数据选择器的输出公式 iiimDDAADAADAADAAF30301201101001)(mi为A1, A0组成的最小项) (1) 代数法例例17 用四选一数据选择器实现二变量异或表示式。解解 二变量异或表示式为G0 00 1

32、1 01 10110D0D1D2D3ABiD真值表 0110A1A0FD3D2D1D0A1A0BABAGABG0110 逻辑函数自变量 数据选择器地址端 逻辑函数包含mi 数据选择器数据输入 端Di1；逻辑函数不包含mi 数据选择器数据输入 端Di0； 数据选择器输出端 逻辑函数因变量方法：方法： 逻辑函数自变量个数与数据选择器地址端个数相等。四选一数据选择器的输出公式 iiimDDAADAADAADAAF30301201101001)(mi为A1, A0组成的最小项) 解：解：真值表 0110A1A0FD3D2D1D0A1A0BABAGABG0110 逻辑函数自变量 数据选择器地址端 逻辑函

33、数包含mi 数据选择器数据输入 端Di1；逻辑函数不包含mi 数据选择器数据输入 端Di0； 数据选择器输出端 逻辑函数因变量方法：方法： 逻辑函数自变量个数与数据选择器地址端个数相等。例例18 用数据选择器实现三变量多数表决器。A B CGDi0 0 00 0 10 1 0 0 1 11 0 01 0 11 1 01 1 100010111D0D1D2D3D4D5D6D7 例例18 用数据选择器实现三变量多数表决器。 三变量多数表决器真值表及八选一数据选择器功能如表 4 - 17 所示。则 1076534210DDDDDDDDA B CGDi0 0 00 0 10 1 0 0 1 11 0

34、01 0 11 1 01 1 100010111D0D1D2D3D4D5D6D7表表 4 17 真值表真值表 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF与四选一方程对比 由公式确定Di如下： 312212112012DAADAADAADAAF为使F=F则令 1030210DADDDD7D6D5D4D3D2D1D0A0A1A2“1”FD3A0A1FD2D1D0“1”A0(a)(b)A0A1A2A0A1图 4 55 例 18 电路连接图 (2) 卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输

35、入数据区；最后由数据区确定每一数据输入端的连接。 例例 19 用卡诺图完成例 18。 解解 由真值表得卡诺图如图 4-56 所示，选定A2A1为地址变量。 在控制范围内求得Di数：D0=0,D1=A0, D2=A0, D3=1。结果与代数法所得结果相同。 D000011110D0D1D3D2D1D3D201A000011110111101A0A2A1A2A1D1 A0D2 A0D3 1D0 0图 4 56 卡诺图确定例 18Di端 例例 20 用四选一数据选择器实现如下逻辑函数：F=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解解 选地址A1A0变量为AB，则变量CD将反映在

36、数据输入端。如图 4 -57 所示。 1CD000111101110001AB111111110D0 CD1 CDD3 CD2 C D+D0D1D2四选一A1A0ABD3CDCFED0D1D2D3111图 4 57 用卡诺图设计例 20 例例 21 运用数据选择器产生 01101001 序列。 解解 利 用 一 片 八 选 一 数 据 选 择 器 ， 只 需D0=D3=D5=D6=0， D1=D2=D4=D7=1即可产生 01101001 序列，如图 4 - 58 所示。 (a)(b)0101010101010C0011001100110B0000111100001AFD0D1D2D3D4D5

37、D6D7A2A1A0ABCF“1”“0”E图 4 58 数据选择器产生序列信号 例例 22 利用数据选择器实现分时传输。要求用数据选择器分时传送四位 8421BCD码，并译码显示。 解解 一般讲，一个数码管需要一个七段译码显示器。 我们利用数据选择器组成动态显示，这样若干个数据管可共用一片七段译码显示器。 用四片四选一，四位 8421BCD如下连接：个位全送至数据选择器的D0位，十位送D1,百位送D2, 千位送D3。当地址码为 00 时，数据选择器传送的是 8421BCD的个位。当地址码为01、10、11 时分别传送十位、百位、千位。经译码后就分别得到个位、十位、百位、千位的七段码。哪一个数码

38、管亮， 受地址码经 2 - 4 译码器的输出控制。当A1A0=00时，Y0=0，则个位数码管亮。其它依次类推为十位、百位、千位数码管亮。逻辑图如图4 - 59 所示。 D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A01000010001011101七段译码器DCBA千位百位十位个位译码器Y3Y2Y1Y0A1A0abcdefg图 4 -59用数据选择器分时传输组成动态译码 如当A1A0=00时，DCBA=1001，译码器Y0=0，则个位显示9。同理，当A1A0=01时，DCBA=0111, Y1=0, 十位显示 7。A1A0=10 时，DCBA=0

39、000, Y2=0，百位显示0。A1A0=11时，DCBA=0011, Y3=0，千位显示 3。只要地址变量变化周期大于25次/s，人的眼睛就无明显闪烁感。 3.多路分配器多路分配器将一路输入分配至多路输出，一般由译码器完成。 4.3.4 数字比较器数字比较器 1. 一位数字比较器一位数字比较器 将两个一位数A和B进行大小比较，一般有三种可能： AB, AB, FABF AB3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB2,则FAB=1；若A2B2，则FAB”端与“AB, FAB, AB和A=B，如图4-63所示。这样，当高四位都相等时，就可由低四位来决

40、定两数的大小。 74LS85A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4FA BFA BFA BA BA BA B74LS85A3B3A2B2A1B1A0B0A3B3A2B2A1B1A0B0FA BFA BFA BA BA BA B1FA BFA BFA B图 4 63 四位比较器扩展为八位比较器 (2) 并联方式扩展。 A BA BA BA15B15 A12B12A BA BA BA BA BA11B11 A8B8A BA BA BA7B7 A4B4A BA BA BA3B3 A0B0A3B3A2B2A1B1A0B0A BA BA BA BA BA B1111A BA BA BFA BFA BFA B图 4 64 四位比较器扩展为十六位比较器 4.4 组合逻辑电路中的竞争与冒险组合逻辑电路